半导体集成电路制造技术

本发明专利技术提供一种半导体集成电路，其特征在于，具备：Ｎ沟道型自旋ＦＥＴ（ＳＮ１），在其源端以及漏端间具有取高电阻状态和低电阻状态之一的磁隧道结或半导体－磁性体结，在栅端输入输入信号，在源端施加第一电源电位，漏端与输出端相连接；Ｐ沟道型ＦＥＴ（Ｐ１），在其栅端输入时钟信号，在源端施加比上述第一电源电位高的第二电源电位，漏端与上述输出端相连接；后级电路（１２），其输入端与上述输出端相连接；以及控制电路（１１），在使上述Ｐ沟道型ＦＥＴ（Ｐ１）导通而开始了上述输出端的充电之后，使上述Ｐ沟道型ＦＥＴ（Ｐ１）截止从而结束上述充电，并将上述输入信号提供给上述Ｎ沟道型自旋ＦＥＴ（ＳＮ１）的栅端。

【技术实现步骤摘要】

本专利技术涉及一种能够实现可重新配置的逻辑电路的半导体集成电路。
技术介绍
近年来，正在积极进行着希望同时利用电子作为电荷的性质和作 为自旋的性质来实现新的器件的研究。作为其中之一的自旋晶体管具的特征(例如参照S. Sugahara and M. Tanaka， Appl. Phys. Lett. 84， 2307 (2004))。利用该自旋晶体管可以实现可重新配置的逻辑电路(例如参照T. Matsuno, S. Sugahara, and M. Tanaka， Jpn. J. Appl. Phys. 43， 6032 (2004))。利用自旋晶体管的可重新配置的逻辑电路与利用静态随机访问 存储器(SRAM)的可重新配置的逻辑电路不同，可以非易失性地存 储数据，所以一旦进行了编程，则再起动时无需再次进行编程。另外，自旋晶体管由于可以高速改写，所以适用于可重新配置的 逻辑电路。但是，在以往的利用了自旋晶体管的可重新配置的逻辑电路中， 有在通常动作时发生的贯通电流大，逻辑电路的功耗也随之变大的问题。
技术实现思路
根据本专利技术的一个方面，提供一种半导体集成电路，具备N沟 道型自旋FET，在源端与漏端间具有取高电阻状态和低电阻状态之一 的磁隧道结或半导体-磁性体结，输入信号被输入于栅端，第一电源 电位被施加于源端，漏端与输出端相连接；P沟道型FET,时钟信号 -故输入于栅端，对源端施加比上述第一电源电位高的第二电源电位， 漏端与上述输出端相连接；后级电路(subsequent circuit)，其输入 端与上述输出端相连接；以及控制电路，在使上述P沟道型FET导 通而开始了上述输出端的充电之后使上述P沟道型FET截止而结束 上述充电，并将上述输入信号提供给上述N沟道型自旋FET的栅端。根据本专利技术的一个方面，提供一种半导体集成电路，具备串联 连接体，其中取高电阻状态以及低电阻状态之一的电阻变化元件和输 入信号被输入于栅端的N沟道型FET被相互串联连接，该串联连接 体的一端被施加第一电源电位，其另一端与输出端相连接；向栅端输 入时钟信号，向源端施加比上述第一电源电位高的第二电源电位，向 漏端连接上述输出端的P沟道型FET;后级电路(subsequent circuit), 其输入端与上述输出端相连接；以及控制电路，在使上迷P沟道型 FET导通而开始了上述输出端的充电之后使上述P沟道型FET截止 而结束上述充电，并将上述输入信号提供给上述N沟道型FET的栅 端。根据本专利技术的一个方面，提供一种半导体集成电路，具备N 沟道型自旋FET，在源端与漏端间具有取高电阻状态和低电阻状态之 一的磁隧道结或半导体-磁性体结，时钟信号被输入于栅端，第一电 源电位被施加于源端；P沟道型FET,上述时钟信号被输入于栅端， 对源端施加比上述第一电源电位高的第二电源电位，漏端与上述输出 端相连接；逻辑电路，连接在上述N沟道型自旋FET的漏端与上述 输出端之间；以及后级电路(subsequent circuit)，其输入端与上述输出端相连接，其中，在上述高电阻状态时不向上述输出端输出上述 逻辑电路的输出信号，在上述低电阻状态时向上述输出端输出上述逻 辑电路的输出信号。根据本专利技术的一个方面，提供一种半导体集成电路，其特征在于，具备串联连接体，其中取高电阻状态以及低电阻状态之一的电阻变 化元件和时钟信号被输入于栅端的N沟道型FET被相互串联连接， 该串联连接体的 一端被施加第 一 电源电位；向栅端输入上述时钟信 号，向源端施加比上述第一电源电位高的第二电源电位，向漏端连接 输出端的P沟道型FET;逻辑电路，连接在上述上述串联连接体的另 一端与上述输出端之间；以及后级电路(subsequent circuit)，其输 入端与上述输出端相连接；其中，在上述高电阻状态时不向上述输出 端输出上述逻辑电路的输出信号，在上述低电阻状态时向上述输出端 输出上述逻辑电路的输出信号。附图说明图l是第一实施例的半导体集成电路的图。图2是自旋FET的例子的图。图3是第一实施例的电路例子的图。图4是第一实施例的电路例子的图。图5是第一实施例的电路例子的图。图6是第一实施例的电路例子的图。图7是比较以往电路与本申请的电路的图。图8是第二实施例的半导体集成电路的图。图9是第二实施例的半导体集成电路的图。图IO是笫二实施例的电路例子的图。图ll是第二实施例的电路例子的图。图12是第三实施例的半导体集成电路的图。图13是图12的半导体集成电路的变形例子的图。图14是第四实施例的半导体集成电路的图。图15是第四实施例的半导体集成电路的图。 图16是图14的半导体集成电路的变形例子的图。 图17是图15的半导体集成电路的变形例子的图。 图18是作为应用例子的半导体集成电路的图。 图19是作为应用例子的半导体集成电路的图。 图20是作为应用例子的半导体集成电路的图。 图21是作为应用例子的半导体集成电路的图。 图22是作为应用例子的半导体集成电路的图。 图23是写入电路的例子的图。 图24是开关盒的例子的图。图25是充电期间控制型逻辑电路的第一例子的图。 图26是图25的电路例子的波形图。 图27是图25的电路例子的波形图。 图28是充电期间控制型逻辑电路的第二例子的图。 图29是充电期间控制型逻辑电路的第二例子的图。 图30是充电期间控制型逻辑电路的第三例子的图。 图31是充电期间控制型逻辑电路的第四例子的图。 图32是充电期间控制型逻辑电路的第四例子的图。 图33是ReRAM的基本结构的图。具体实施例方式下面结合附图对本专利技术的半导体集成电路进行详细说明。 1.概要在本专利技术中，使用能够非易失性地存储数据的自旋FET (场效 应晶体管)或电阻变化元件来构成可重新配置的逻辑电路，并且控制 其动作定时以防止在第一和第二电源电位之间流过的贯通电流，实现 低功耗化。此处，所谓自旋FET是指，在源端与漏端之间具有取高电阻状 态和低电阻状态之一的磁隧道结或半导体-磁性体结的FET。栅/源/漏端是指自旋FET的栅/源/漏电极。半导体-磁性体结是指半导体与磁性体接触而形成的结。该结主 要相当于肖特基结。通过经由肖特基结流过隧道电流而呈现磁阻效 应。另外，电阻变化元件是指取高电阻状态与低电阻状态之一的可变 电阻元4牛。第一基本电路在第一基本电路中，在第一和第二电源电位之间经由输出端串联 连接了 P沟道型FET和N沟道型自旋FET。另外，向P沟道型FET 的栅端输入时钟信号，向N沟道型自旋FET的栅端输入输入信号。在使P沟道型FET导通而开始了输出端的充电之后，使P沟道 型FET截止而结束输出端的充电，例如在P沟道型FET截止的状态 下输入输入信号。通过该动作定时，两个晶体管不会同时导通，所以防止了在第一 与第二电源电位之间流过的贯通电流，实现了低功耗化。另外，从输出端的充电结束开始到输出端的充电再次开始为止的 期间被设定成在磁隧道结或半导体-磁性体结为高电阻状态时输出 端的电位不依赖于输入信号而总是成为超过后级电路(例如反相器、 緩冲器等逻辑电路)的电路阈值的值的期间。即，在磁隧道结或半导 体-磁性体结为高电阻状态时禁止输入信号通过。另外，从输出端的充电结束开始到输出端的充电再次开始为止的 期本文档来自技高网...

【技术保护点】
一种半导体集成电路，其特征在于，具备：　Ｎ沟道型自旋ＦＥＴ（ＳＮ１），在其源端以及漏端间具有取高电阻状态和低电阻状态之一的磁隧道结或半导体－磁性体结，在栅端输入输入信号，在源端施加第一电源电位，漏端与输出端相连接；　Ｐ沟道型ＦＥ Ｔ（Ｐ１），在其栅端输入时钟信号，在源端施加比上述第一电源电位高的第二电源电位，漏端与上述输出端相连接；　后级电路（１２），其输入端与上述输出端相连接；以及　控制电路（１１），在使上述Ｐ沟道型ＦＥＴ（Ｐ１）导通而开始了上述输出端 的充电之后，使上述Ｐ沟道型ＦＥＴ（Ｐ１）截止从而结束上述充电，并将上述输入信号提供给上述Ｎ沟道型自旋ＦＥＴ（ＳＮ１）的栅端。

【技术特征摘要】
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【专利技术属性】
技术研发人员：井口智明，石川瑞恵，杉山英行，齐藤好昭，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]