半导体集成电路制造技术

本发明专利技术提供半导体集成电路，其包括：多个标准单元，包括具有栅极电极的晶体管，并且彼此组合布置；金属配线层，互连标准单元以形成所希望的电路；以及多个储备单元，具有栅极电极，与该金属配线层不连接，并且设置在标准单元的周边上，其中标准单元和储备单元的每个栅极电极都具有栅极焊盘部分和两个栅极手指部分，两个栅极手指部分从栅极焊盘部分延伸到在预定的方向上彼此相对的侧，并且储备单元的栅极焊盘部分在垂直于所述预定方向的方向上的长度等于或大于该金属配线层中最小线宽的三倍与最小间隔距离的两倍的总和值。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路，其中所希望的电路通过彼此组合地设置多个电路单元并且由金属配线层互连这些单元而形成，这些电路单元(例如标准单元)包括具有栅极 电极的晶体管。
技术介绍
因为在半导体LSI(大规模集成电路)的小型化上已经取得进步，所以逻辑电路元 件内的延迟(在下文将这样的延迟称为"栅极延迟")和配线延迟之间的比率发生了很大的 变化。 先前小型化不很先进的LSI，考虑到整个LSI或整个电路模块的信号延迟，在元件 中具有很高的栅极延迟与配线延迟比。因此，在LSI设计的逻辑合成阶段中整个信号通道 的延迟估算中，除非在估算每个栅极延迟上存在错误，否则延迟总量与预测没有太大偏差。 在近来的半导体工艺中，小型化的进步增加了配线延迟与总信号延迟的比率。因 此，正确地估算配线延迟是重要的。 然而，在逻辑合成阶段中，不知道配线布局的状态，因此不能确定配线延迟，并且 难于估算。因此，难于估算整个信号通道中操作的计时(timing)。 例如，除非可以以一定程度的精度估算直到连接到特定栅极电路的多个输入的每 个的前段的电路部分中的延迟量，否则考虑到相对于栅极电路操作的每个输入延迟和可承 受延迟量(延迟余量)，不能估算计时。在这样各个栅极电路中的计时估算被加合，并且在 整个信号通道对纠正操作进行计时设计。然而，配线延迟的不确定性将大量的错误引入整 个信号通道上的计时估算中。 因此，由逻辑合成工具估算的通道延迟时间和实际完成的LSI的通道延迟时间彼 此偏离，并且倾向于产生错误操作，即错误逻辑反转。因降低电压而保证噪声余量上的困难 也促使错误逻辑反转频率的增加。 另外，半导体元件的小型化能使更多的逻辑栅极电路结合，使逻辑变得复杂，并且 增加了逻辑错误的频率。 出于这样的原因，在完成设计之前或之后或样品评估时，希望增加来自客户要求 设计的ECO(工程更改通知(Engineering Change Orders):设计后对电路更改的要求)。 作为低成本、短时间处理ECO的方法，已知在标准单元布置的未使用部分中 嵌入用于设计后更改的储备单元(reserve cell)的方法(例如，见日本专利公开 No. 2006-269900)。 在下文，将储备单元称为"ECO单元"或"ECO填充物"。另外，在下文将这样的设计 方法称为"ECO单元辅助设计"。
技术实现思路
通常，标准单元的两个垂直方向(所谓的垂直方向和水平方向)上的至少一个尺4寸被标准化为几个类型，例如约三种类型。在所谓的垂直方向上的尺寸被称为标准单元的 "高度"，并且该高度被标准化或统一为约三种类型。因为单元的尺寸(高度)与垂直于半 导体基板方向的结构高度混淆，因此造成误解，所以单元尺寸在下文不称为"高度"。取而代 之，为了方便起见，该尺寸在下文将称为"共同单元长度"。 尽管在整个LSI中存在标准单元的几种类型的共同单元长度，但是为了有效地布 置单元，从局部来看，相同的共同单元长度用于相同电路块。 因此，制备具有相同共同单元长度的各种类型的标准单元，并且在程序库中登记。通常，标准单元的内部配线等图案的布置空间在共同单元长度方向上受限。 另一方面，根据栅极电路的规模，在垂直于标准单元的共同单元长度方向的方向(所谓的水平方向)上具有各种不同的尺寸。为了方便起见，在垂直于共同单元长度的方向上的单元尺寸将称为"任意单元长度"。 用于处理ECO的上述储备单元中的用于晶体管形成的元件隔离区域和杂质扩散 层的一部分继承了标准单元的标准规范。 然而，对于上述储备单元的栅极电极层和金属配线层，确定了对ECO单元的独特 规范(标准)。 在ECO单元辅助设计中，在样品评估时不满足客户要求的特征缺陷是被预期的， 或者在实际的样品评估中可以发现特征缺陷。在此情况下，通过储备单元(EC0单元)进行 延迟调整。例如，从相邻ECO单元改变的缓冲器等插入具有太大延迟量的通道中。从相邻改 变且对应于所希望的附加延迟量的数目的反相器等插入希望被提供更大延迟量的通道中。 另外，ECO单元用于恢复逻辑错误。 在通过这样的EC0单元的延迟调整或逻辑错误的恢复中，仅在相邻于需要调整或 恢复的通道的EC0单元中附加地设计从第一接触的上层，而不改变EC0单元的基本构造或 水平和垂直尺寸。因此，在需要延迟调整的位置上，对于从程序库读取的标准单元的延迟调 整，最终进行从储备单元到所希望的栅极电路单元(功能等同于标准单元)的改变。 然而，在布置标准单元后，ECO单元设置在自由空间中，在共同单元长度方向上具 有限制。因此，在共同单元长度方向上难于自由地绕开金属配线层。 在绕行困难时，通常采用连接系统，就通过较高的金属配线层的图案而言，增加了 所采用的金属配线的层数并消除对绕行的需求。然而，所采用的金属配线的层数的增加提 高了制造成本，因此半导体产品会失掉价格竞争力。 附带地，对于诸如标准单元和ECO单元等的电路单元重要的是，晶体管特性不会 轻易地改变。 所希望的是提供这样的半导体集成电路，其能够增加配线的自由度，而不增加金 属配线的层数，并且其电路单元的图案中晶体管特征不会轻易改变。 在本专利技术的第一实施例中，所提供的半导体集成电路包括多个标准单元，包括具 有栅极电极的晶体管，并且彼此组合设置；金属配线层，互连多个标准单元，以形成所希望 的电路；以及多个储备单元，具有栅极电极，与金属配线层不连接，并且设置在多个标准单 元的周边上。在该半导体电路中，多个标准单元和所述多个储备单元的每个栅极电极都具 有栅极焊盘部分和两个栅极手指部分，两个栅极手指部分从栅极焊盘部分延伸到在预定的 方向上彼此相对的侧，并且多个储备单元的栅极焊盘部分在垂直于预定方向的方向上的长度等于或大于金属配线层中最小线宽的三倍与最小间隔距离的两倍的总和值。 根据具有该构造的半导体集成电路，设定储备单元的栅极焊盘部分在垂直于栅极手指部分的方向上的长度为上述的预定值(然而，当然，长度不应超过在该方向上的单元尺寸)的要求。因此，例如，通过所谓的下桥结构(underbridge structure)使得与栅极焊盘部分的作为桥线(bridge line)的部分的配线交叉成为可能，而不需绕行金属配线层到栅极手指部分的端侧。就是说，该栅极焊盘部分的长度等于或大于金属配线层中最小线宽的三倍与最小间隔距离的两倍的总和值，并且使金属配线层与栅极焊盘部分的中间部分交叉。此时，在交叉的金属配线层宽度方向上的两侧，存在以最小分隔距离设置金属配线层的空间。因此，金属配线层可以连接在桥线的一端侧和另一端侧二者(栅极焊盘部分的一部分)。 对于桥线所需的栅极焊盘部分的长度方向希望是所谓的任意单元长度方向。在此 情况下的任意单元长度方向是沿着栅极手指部分垂直于共同单元长度方向(预定方向)的 方向。为了易于标准单元的设计和布置，共同单元长度标准化为一种类型的长度。另一方 面，任意单元长度方向上的单元长度不受这种规则限制。通过应用栅极焊盘部分在任意单 元长度方向上的长度为预定值或更大的上述要求，可以略微增加任意单元长度方向上的单 元尺寸。然而，任意单元长度方向上的尺寸增加不涉及大于尺寸增加的缺点，例如，作为削 弱在基于单元电路设计中获得的易于布置的结果产生不必要空间的大的缺点。 栅极焊盘本文档来自技高网...

【技术保护点】
一种半导体集成电路，包括：多个标准单元，包括具有栅极电极的晶体管，并且彼此组合布置；金属配线层，互连所述多个标准单元，以形成所希望的电路；以及多个储备单元，具有栅极电极，与所述金属配线层不连接，并且设置在所述多个标准单元的周边，其中，所述多个标准单元和所述多个储备单元的每个栅极电极都具有栅极焊盘部分和两个栅极手指部分，所述两个栅极手指部分从所述栅极焊盘部分延伸到在预定的方向上彼此相对的侧，并且所述多个储备单元的所述栅极焊盘部分在垂直于所述预定方向的方向上的长度等于或大于所述金属配线层中最小线宽的三倍与最小间隔距离的两倍的总和值。

【技术特征摘要】
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【专利技术属性】
技术研发人员：岩田周佑，
申请(专利权)人：索尼公司，
类型：发明
国别省市：JP[日本]