半导体集成电路制造技术

在半导体集成电路中，具备串联连接于第１电源（ＶＤＤ）和第２电源（接地电源）之间的Ｐ型ＭＯＳ晶体管（ＭＰ１１）、和两个以上的Ｎ型ＭＯＳ晶体管（ＭＮ１１、ＭＮ１２）。输入端子（ＩＮ）连接于所述Ｐ型ＭＯＳ晶体管（ＭＰ１１）的栅极端子和所述Ｎ型ＭＯＳ晶体管（ＭＮ１１、ＭＮ１２）的栅极端子。并且，具有与作为Ｐ型ＭＯＳ晶体管（ＭＰ１１）和Ｎ型ＭＯＳ晶体管（ＭＮ１１）的接点的输出端子（ＯＵＴ）连接的１个以上的电容元件（Ｃ１），将Ｐ型ＭＯＳ晶体管（ＭＰ１１）的驱动能力构成为大于串联连接为两个以上的Ｎ型ＭＯＳ晶体管（ＭＮ１１、ＭＮ１２）的总驱动能力。因此，能够抑制晶体管的特性偏差所导致的延迟电路的延迟时间的变动，并且，能够小面积地提供抗制造工序中的加工偏差性强，布局扩展性优异的半导体集成电路。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及在半导体集成电路中使用的延迟电路，特别涉及抑制晶体管的特性偏差所导致的、延迟电路的延迟时间的变动的技术。
技术介绍
近年来，半导体工艺的精细化得到发展，构成半导体集成电路的晶体管等的特性的偏差日益变大。作为现有技术，在专利文献1中，公开了一种延迟电路的例子，其中在专利文献1 的图ι所示的、具备读出放大器(sense amplifier)驱动电路的SRAM中，通过构成串联连结了多个延迟反转器(专利文献1的图9)的延迟电路，其中该延迟反转器将多个NMOS晶体管的总贝塔比率( 一々比率)(宽度相对于总长度的比率)构成为与位单元(与本专利技术的以下的“存储单元”相同)的传输晶体管(pass transistor 与本专利技术的以下的“访问晶体管”(access transistor)相同)的贝塔比率相等，从而对位单元的电压和温度等的变化追踪性良好。专利文献1 JP特开2003-218239号公报但是，在专利文献1中，只考虑了位单元的传输晶体管、即NMOS晶体管的特性变动，而没有考虑构成延迟反转器(专利文献1的图9)的PMOS晶体管的特性变动所导致的延迟反转器的延迟时间的变动。晶体管的特性变动不仅在NMOS晶体管中产生，在PMOS晶体管中也产生。在实际的设备中，产生如下晶体管特性的偏差晶体管的能力完成得较低，或者反之，晶体管的能力完成得较高。专利文献1的延迟反转器(延迟电路)只考虑了 NMOS晶体管的特性变动。因此， 在晶体管的完成情况为，NMOS晶体管的能力较低、PMOS晶体管的能力较高的情况(条件1)， 和NMOS晶体管的能力较低、PMOS晶体管的能力也较低的情况(条件2)下，延迟反转器的延迟时间产生差异。例如，在将从SRAM的存储单元中读出的数据用读出放大器进行放大的情况下，将延迟电路使用于从字线起动开始到读出放大器起动为止的定时生成部分。在专利文献1的延迟电路的情况下，由于是延迟时间由NMOS晶体管和PMOS晶体管两者的特性来决定的结构，因此在将条件1的延迟电路的延迟时间和条件2的延迟电路的延迟时间相比较的情况下，显然与条件1相比条件2的延迟电路的延迟时间变长。与此相对，来自SRAM存储单元的数据的读出速度，仅由NMOS晶体管(访问晶体管和驱动晶体管)来决定，不受到PMOS晶体管的特性的影响。因此，无论工艺的完成情况是所述条件1还是条件2，读出速度都不发生变化。读出放大器的起动定时，按照即使在延迟电路的延迟时间变短的条件1的情况下，读出放大器也能够正常地放大数据的方式进行了定时设计。相反，SRAM的访问时间由延迟电路的延迟时间最长的条件2来决定。因此，如专利文献1那样，在条件1和条件2之间延迟电路存在延迟时间的差异的情况下，产生访问时间恶化的问题。此外，因为非选择存储单元对位线的充放电电流也增加，所以还产生消耗功率增加的问题。
技术实现思路
根据以上问题，在本专利技术中，目的在于小面积地提供一种能够抑制晶体管的特性偏差所导致的延迟电路的延迟时间的变动，且抗制造工序中的加工偏差性强，布局扩展性优异的半导体集成电路。鉴于所述问题点，本专利技术的半导体集成电路构成为具备在第1电源和第2电源之间串联连接的P型MOS晶体管和两个以上的N型MOS晶体管，输入端子连接于所述P型MOS 晶体管的栅极端子和所述两个以上的N型MOS晶体管的栅极端子，具有与输出端子连接的1 个以上的电容元件，其中所述输出端子是，所述P型MOS晶体管、和所述两个以上的N型MOS 晶体管中的与所述P型MOS晶体管连接的N型MOS晶体管之间的接点，所述P型MOS晶体管的驱动能力大于所述串联连接了两个以上的N型MOS晶体管的驱动能力。在此情况下，在设所述串联连接了两个以上的多个N型MOS晶体管的总驱动能力为1的情况下，所述P型MOS晶体管的驱动能力也可以为2以上。此外，在所述各P型以及N型MOS晶体管的沟道长度全部相等的情况下，所述P型 MOS晶体管的沟道宽度也可以构成为将所述N型MOS晶体管的沟道宽度除以所述多个N型 MOS晶体管的串联级数而得到的值的4倍以上的沟道宽度。并且，在所述各P型以及N型MOS晶体管的沟道宽度全部相等的情况下，所述P型 MOS晶体管的沟道长度也可以构成为对所述N型MOS晶体管的沟道长度乘以所述多个N型 MOS晶体管的串联级数而得到的值的1/4以下的沟道长度。而且，也可以构成为能够分别控制所述P型MOS晶体管或所述各N型MOS晶体管的基板电位。此外，也可以为如下结构具有1个以上的P型MOS晶体管，其栅极端子连接于所述输入端子，该ι个以上的P型MOS晶体管连接于所述串联连接的多个N型MOS晶体管彼此的连接节点和所述第1电源之间。并且，也可以为如下结构具有1个以上的P型MOS晶体管，其栅极端子连接于所述输入端子，该ι个以上的P型MOS晶体管连接于所述串联连接的多个N型MOS晶体管彼此的连接节点和所述输出端子之间。而且，所述电容元件至少由P型MOS晶体管或N型MOS晶体管中的任一者构成，在由所述P型MOS晶体管构成的电容元件和由所述N型MOS晶体管构成的电容元件共存的情况下，由所述P型MOS晶体管构成的电容元件的电容值，也可以小于由所述N型MOS晶体管构成的电容元件的电容值，且由所述P型MOS晶体管构成的电容元件的沟道长度和沟道宽度的积，也可以小于由所述N型MOS晶体管构成的电容元件的沟道长度和沟道宽度的积。此外，也可以构成为具备在第1电源和第2电源之间串联连接的两个以上的P型 MOS晶体管以及N型MOS晶体管，输入端子连接于所述N型MOS晶体管的栅极端子和所述两个以上的P型MOS晶体管的栅极端子，具有与输出端子连接的1个以上的电容元件，其中所述输出端子是，所述两个以上的P型MOS晶体管中的与所述N型MOS晶体管连接的P型 MOS晶体管、和所述N型MOS晶体管之间的接点，所述N型MOS晶体管的驱动能力大于所述串联连接了两个以上的P型MOS晶体管的驱动能力。在此情况下，在设所述串联连接了两个以上的多个P型MOS晶体管的总驱动能力为1的情况下，所述N型MOS晶体管的驱动能力也可以为2以上。此外，在所述各P型以及N型MOS晶体管的沟道长度全部相等的情况下，所述N型 MOS晶体管的沟道宽度也可以构成为将所述P型MOS晶体管的沟道宽度除以所述多个P型 MOS晶体管的串联级数而得到的值以上的沟道宽度。并且，在所述各P型以及N型MOS晶体管的沟道宽度全部相等的情况下，所述N型 MOS晶体管的沟道长度也可以构成为，对所述P型MOS晶体管的沟道长度乘以所述多个P型 MOS晶体管的串联级数而得到的值以下的沟道长度。而且，也可以构成为能够分别控制所述各P型MOS晶体管或所述N型MOS晶体管的基板电位。此外，也可以为如下结构具有1个以上的N型MOS晶体管，其栅极端子连接于所述输入端子，该1个以上的N型MOS晶体管连接于所述串联连接的多个P型MOS晶体管彼此的连接节点和所述第2电源之间。并且，也可以为如下结构具有1个以上的N型MOS晶体管，其栅极端子连接于所述输入端子，该1个以上的N型MOS晶体管连接于所述串联连接的多个P型MOS晶体管彼此的连接节点和所述输出端子之间。而且，所述电容元件至少由P型MOS晶体管或N型MOS晶体管中的任一者构成，在由所本文档来自技高网...

【技术保护点】
１．一种半导体集成电路，其特征在于，具备在第１电源和第２电源之间串联连接的Ｐ型ＭＯＳ晶体管和两个以上的Ｎ型ＭＯＳ晶体管，输入端子连接于所述Ｐ型ＭＯＳ晶体管的栅极端子和所述两个以上的Ｎ型ＭＯＳ晶体管的栅极端子，具有与输出端子连接的１个以上的电容元件，其中所述输出端子是，所述Ｐ型ＭＯＳ晶体管、和所述两个以上的Ｎ型ＭＯＳ晶体管中的与所述Ｐ型ＭＯＳ晶体管连接的Ｎ型ＭＯＳ晶体管之间的接点，所述Ｐ型ＭＯＳ晶体管的驱动能力大于所述串联连接了两个以上的Ｎ型ＭＯＳ晶体管的驱动能力。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：山上由展，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP