半导体器件制造技术

一种半导体器件，包括：栅电极，经由栅极绝缘膜形成在与沟道区域对应的硅衬底上；ｐ型源极和漏极区域，形成在栅电极上的侧壁绝缘膜各外侧的硅衬底中；一对ＳｉＧｅ混晶区域，形成在侧壁绝缘膜各外侧的硅衬底中且与硅衬底为外延关系，以便分别被源极区域和漏极区域围绕，每个所述ＳｉＧｅ混晶区域生长到栅极绝缘膜和硅衬底之间的栅极绝缘膜界面的水平面之上的水平面，其中在ＳｉＧｅ混晶区域的各上表面上设置压应力膜。

【技术实现步骤摘要】

一般来说，本专利技术涉及半导体器件，更具体地，涉及一种通过应用应力而具有提高的运行速度的半导体器件及这种半导体器件的制造方法。
技术介绍
随着器件微型化领域的进展，现在已经可以实现栅极长度等于或小于100nm的非常微小且超快速的半导体器件。利用这种非常微小且超快速的晶体管，栅电极正下方的沟道区域的面积比常规半导体器件要小得多，由此，穿过沟道区域的电子或空穴的迁移率受到施加于此沟道区域的应力的严重影响。由此，人们已经进行了各种尝试，以优化施加于沟道区域的应力，期望进一步提高半导体器件的运行速度。在使用硅衬底作为沟道区域的半导体器件中，空穴的迁移率一般小于电子的迁移率，由此，在设计半导体集成电路时，提高p沟道MOS晶体管(其中空穴被用作载流子)的运行速度变得特别重要。对于这种p沟道MOS晶体管，众所周知，通过对沟道区域施加单轴压应力可提高载流子的迁移率，并且提出使用图1的构造作为对沟道区域施加压应力的方式。参照图1，在硅衬底1上经由栅极绝缘膜2形成栅电极3，并且栅电极3横向两侧的硅衬底1中形成p型扩散区域1a和1b，从而限定沟道区域。而且，在栅电极3的侧壁表面上形成侧壁绝缘膜3A和3本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于：硅衬底，具有由器件隔离区域限定的器件区域，并且在所述器件区域中包括沟道区域；栅电极，经由栅极绝缘膜形成在与所述沟道区域对应的所述硅衬底上，所述栅电极在其一对相对的侧壁表面上分别承载一对侧壁绝缘膜； Ｐ型源极和漏极延伸区域，跨越所述沟道区域形成在所述栅电极各横向侧的所述硅衬底中；Ｐ型源极和漏极区域，与所述源极延伸区域和所述漏极延伸区域连续地分别形成在所述侧壁绝缘膜各外侧的所述硅衬底中；以及一对ＳｉＧｅ混晶区域，形 成在所述侧壁绝缘膜各外侧的所述硅衬底中且与所述硅衬底为外延关系，以便分别被所述源...

【技术特征摘要】
JP 2005-2-18 2005-0428701.一种半导体器件，其特征在于硅衬底，具有由器件隔离区域限定的器件区域，并且在所述器件区域中包括沟道区域；栅电极，经由栅极绝缘膜形成在与所述沟道区域对应的所述硅衬底上，所述栅电极在其一对相对的侧壁表面上分别承载一对侧壁绝缘膜；P型源极和漏极延伸区域，跨越所述沟道区域形成在所述栅电极各横向侧的所述硅衬底中；P型源极和漏极区域，与所述源极延伸区域和所述漏极延伸区域连续地分别形成在所述侧壁绝缘膜各外侧的所述硅衬底中；以及一对SiGe混晶区域，形成在所述侧壁绝缘膜各外侧的所述硅衬底中且与所述硅衬底为外延关系，以便分别被所述源极区域和所述漏极区域围绕；每个所述SiGe混晶区域生长到所述栅极绝缘膜和所述硅衬底之间的栅极绝缘膜界面的水平面之上的水平面；其中，在所述一对SiGe混晶区域的各上表面上设置压应力膜。2.如权利要求1所述的半导体器件，其中每个所述SiGe混晶区域生长到比所述栅极绝缘膜界面高20nm或20nm以上的水平面。3.如权利要求1或2所述的半导体器件，其中每个所述SiGe混晶区域在其侧...

【专利技术属性】
技术研发人员：田村直义，岛宗洋介，畑田明良，片上朗，岛昌司，
申请(专利权)人：富士通微电子株式会社，
类型：发明
国别省市：JP[日本]