半导体装置制造方法及图纸

本发明专利技术涉及一种半导体装置。在现有的半导体装置中，在栅极氧化膜薄且漏极区域由ＤＤＤ结构形成时，存在难以谋求漏极区域的电场缓和的问题。在本发明专利技术的半导体装置中，在Ｐ型扩散层（５）上面形成有薄的栅极氧化膜（１２）。在栅极氧化膜（１２）上面形成有栅极电极（９）。在Ｐ型扩散层（５）上形成有Ｎ型扩散层（７、８），且Ｎ型扩散层（８）被用作为漏极区域。Ｎ型扩散层（８）至少在栅极电极（９）下方γ形状地扩散。根据该结构，在外延层（４）表面附近，Ｎ型扩散层（８）的扩散区域扩展，成为低浓度区域。而且，可将来自栅极电极的电场、源极漏极间的电场缓和。

【技术实现步骤摘要】

本专利技术涉及将栅极氧化膜的膜厚减薄，并且缓和漏极区域的电场的半导体装置。
技术介绍
在现有的半导体装置中，在P型硅衬底上形成有N型阱区域和P型阱区域。而且，在N型阱区域形成有P沟道型MOS晶体管。另外，在P型阱区域形成有N沟道型MOS晶体管。此时，N型阱区域和P型阱区域的浓度分布考虑MOS晶体管的结击穿电压、结电容、抑制短沟道效果等，决定其最佳值(例如参照专利文献1)。在现有的半导体装置中，公知有如下的技术利用以栅极电极为掩模的自匹配技术，在P型半导体衬底上形成有源极区域和漏极区域。在源极区域与漏极区域之间的沟道区域上形成有栅极氧化膜、栅极电极。另外，漏极区域由DDD(Double Diffusion Drain双重扩散漏极)结构或LDD(LightlyDoped Drain轻掺杂漏极)结构形成。而且，将从栅极电极的端部到漏极区域的电场最大点的栅极氧化膜形成得较厚。根据该结构，阈电压值的波动及相互传导性的恶化等MOSFET特性的变动量减小，使可靠性提高(例如参照专利文献2)。专利文献1特开2004-104141号公报(第8-9，第11图)专利文献2特开2001-250941号公报(第4-5、7页，第1-2图)如上所述，在现有的半导体装置中，在P型硅衬底上形成N型阱区域和P型阱区域。而且，在同一衬底上形成P沟道型MOS晶体管及N沟道型MOS晶体管。在N型阱区域和P型阱区域，考虑抑制短沟道效果等，决定其浓度分布。因此，为了抑制短沟道效果而需要使上述阱区域表面的杂质浓度在所希望的范围保持高浓度。根据该结构，在将漏极区域形成为SD(SingleDrain单漏极)结构或DDD结构的情况下，使漏极扩散层的杂质浓度为低浓度，不能进行扩散扩展的扩大。因此，存在难以谋求漏极区域的电场缓和的问题。另一方面，在将漏极区域形成为LDD结构的情况下，需要在栅极电极的侧壁形成衬垫绝缘膜等多余的工序。其结果，存在掩模数量增加，耗费制造成本的问题。另外，在现有的半导体装置中，为了在同一衬底上形成CMOS晶体管而在N型阱区域形成P型阱区域。而且，在N型和P型阱区域上，以抑制短沟道效果等为目的，向沟道区域离子注入杂质，调节半导体层的表面区域的杂质浓度。根据该结构，形成漏极区域的杂质浓度为较高的浓度，漏极区域在沟道方向上也难以向深部方向较大地扩散。因此，构成漏极区域的电子电流密度升高，寄生NPN晶体管容易进行ON动作(导通动作)的结构。而且，存在半导体装置进行ON动作时的耐压特性变差的问题。另外，在现有的半导体装置中，有将栅极氧化膜减薄，使其以低的驱动电压动作，或将沟道长度缩短的倾向。而且，由于形成上述结构，从而引发由热电子注入产生的阈电压值的波动及相互传导性的降低。作为其对策，通过将热电子最影响特性的区域的栅极氧化膜形成得比其它区域厚来解决。但是，由于仅加厚希望区域的栅极氧化膜，故需要专用的蚀刻工序和热氧化工序。因此，存在制造过程复杂、耗费制造成本的问题。
技术实现思路
本专利技术是鉴于上述各情况而构成的，本专利技术的半导体装置，具有半导体层；形成于所述半导体层上的漏极区域及源极区域；位于所述漏极区域和所述源极区域之间的沟道区域；所述沟道区域所位于的背栅极区域；形成于所述半导体层上面的栅极氧化膜；形成于所述栅极氧化膜上的栅极电极，其特征在于，在所述背栅极区域上至少形成有所述漏极区域，所述漏极区域相对所述半导体层表面倾斜，所述倾斜的切线与所述半导体层表面构成的角度随着接近所述半导体层表面而减小。因此，在本专利技术中，位于栅极电极下方的漏极区域越接近半导体层表面扩散越大。根据该结构，在漏极区域，半导体层表面附近的杂质浓度成为低浓度，实现漏极区域的电场缓和。本专利技术的半导体装置，其特征在于，形成有所述漏极的所述背栅极区域的浓度在其浓度斜度上具有两处的拐折区域。因此，在本专利技术中，随着接近半导体层表面，背栅极区域的杂质浓度成为低浓度。根据该结构，漏极区域形成随着接近半导体层表面而容易扩散的结构。而且，可使半导体装置进行ON动作时的耐压特性提高。本专利技术的半导体装置，其特征在于，在所述背栅极区域形成有所述漏极区域和所述源极区域，所述源极区域相对所述半导体层表面倾斜，所述倾斜的切线与所述半导体层表面构成的角度随着接近所述半导体层表面而减小。因此，在本专利技术中，位于栅极电极下方的漏极区域和源极区域越接近半导体层表面扩散得越大。根据该结构，可使沟道长度缩短，且可提高电流能力。另外，本专利技术的半导体装置，其特征在于，所述漏极区域为单漏极结构或DDD结构。因此，在本专利技术中，形成为在栅极电极的侧壁上不形成衬垫绝缘膜的结构。根据该结构，由于可省略形成衬垫绝缘膜的工序，故可降低掩模数量及制造工序，且抑制制造成本。另外，本专利技术的半导体装置，其特征在于，所述栅极氧化膜具有50～340的膜厚。因此，在本专利技术中，通过减薄栅极氧化膜的膜厚，可实现低电压驱动。在本专利技术中，形成背栅极区域，使其在深部具有杂质浓度的峰值。形成于背栅极区域的漏极区域在半导体层表面附近扩散得较大。而且，漏极区域在栅极电极下方使杂质浓度为低浓度。根据该结构，可在漏极区域将来自栅极电极的垂直方向的电场及沟道方向的电场缓和。另外，在本专利技术中，漏极区域以γ形状形成。另外，漏极区域的扩散深度形成得较深。根据该结构，可将电子电流密度集中在漏极区域的情况降低。而且，可抑制寄生NPN晶体管的ON动作，且可提高元件进行ON动作时的耐压特性。在本专利技术中，在栅极区域下方，漏极区域和源极区域以γ形状形成。位于栅极电极下方的区域的杂质浓度为低浓度。根据该结构，可在缩短沟道长度且维持耐压特性的同时，提高电流能力。在本专利技术中，漏极区域由DDD结构或单漏极结构形成。根据该结构，不必在栅极电极的侧壁形成衬垫绝缘膜。而且，可降低掩模的数量及制造工序，且可降低制造成本。另外，也可以使制造工艺简化。另外，在本专利技术中，漏极区域在栅极电极下方γ形状地扩散。而且，漏极区域在栅极电极下方使杂质浓度为低浓度。根据该结构，即使在漏极区域也可以谋求电场缓和，且可减薄栅极氧化膜。而且，可实现低电压驱动。附图说明图1是说明本专利技术实施例的半导体装置的剖面图；图2中(A)是用于说明本专利技术实施例的半导体装置的漏极区域及其附近区域的剖面图，(B)是用于说明现有实施例的半导体装置的漏极区域及其附近区域的剖面图；图3中(A)是用于说明本专利技术及现有实施例的半导体装置的背栅极区域的浓度分布的图，(B)是用于说明本专利技术及现有实施例的半导体装置的漏极区域的浓度分布的图；图4是与本专利技术及现有实施例的半导体装置相关，是用于说明图2(A)及(B)所示的A-A截面及B-B截面的浓度分布的图；图5是与本专利技术及现有实施例的半导体装置相关，是用于说明图2(A)及(B)所示的C-C截面及D-D截面的浓度分布的图；图6中(A)是用于说明本专利技术实施例的半导体装置的漏极-源极间的电流值和耐压特性的关系的图，(B)是用于说明现有实施例的半导体装置的漏极-源极间的电流值和耐压特性的关系的图；图7是用于说明本专利技术及现有实施例的电流能力的图。符号说明1N沟道型MOS晶体管；2P型单晶硅衬底；4N型外延层；5P型扩散层；6P型扩散层；7N型扩散层；8N型扩散层；9栅极电极；10栅极氧化膜具体实施方式下面，参照图1～本文档来自技高网...

【技术保护点】
一种半导体装置，其具有：半导体层；形成于所述半导体层上的漏极区域及漏极区域；位于所述漏极区域和所述源极区域之间的沟道区域；所述沟道区域所位于的背栅极区域；形成于所述半导体层上面的栅极氧化膜；形成于所述栅极氧化膜上的栅极电极，其特征在于，在所述背栅极区域上至少形成有所述漏极区域，所述漏极区域相对所述半导体层表面倾斜，所述倾斜的切线与所述半导体层表面构成的角度随着接近所述半导体层表面而减小。

【技术特征摘要】
JP 2005-3-30 098969/051.一种半导体装置，其具有半导体层；形成于所述半导体层上的漏极区域及源极区域；位于所述漏极区域和所述源极区域之间的沟道区域；所述沟道区域所位于的背栅极区域；形成于所述半导体层上面的栅极氧化膜；形成于所述栅极氧化膜上的栅极电极，其特征在于，在所述背栅极区域上至少形成有所述漏极区域，所述漏极区域相对所述半导体层表面倾斜，所述倾斜的切线与所述半导体层表面构成的角度随着接近所述半导体层表面而减小。2.如...

【专利技术属性】
技术研发人员：大竹诚治，菊地修一，
申请(专利权)人：三洋电机株式会社，
类型：发明
国别省市：JP[日本]