半导体器件制造技术

半导体器件。提供了一种半导体器件，其包括半导体基板、半导体基板上的第一电阻元件、所述第一电阻元件上方的电容元件、以及所述第一电阻元件与所述电容元件之间的绝缘层。

【技术实现步骤摘要】

本专利技术涉及半导体器件。
技术介绍
下面的专利文献1到3公开了具有电阻元件和电容元件的半导体器件。专利文献1描述了一种半导体集成电路的输入保护电路器件，其中输入焊盘通过电阻器连接到电容器。专利文献2也描述了一种半导体器件，其包括沿着一沟的表面形成的第一多晶硅层，以及淀积在所述第一多晶硅层上方的绝缘层上的第二多晶硅层，其中第二多晶硅层填充该沟并用作电阻器。专利文献3也描述了一种半导体模拟集成电路，其中形成有电阻器和电容器。日本特开2000-12778号公报[专利文献2]日本特开平11-330375号公报[专利文献3]日本特开平5-259416号公报在专利文献1和3中，因为电阻器和电容器形成在分离的位置，所以难于使半导体器件小型化。在专利文献2中，该沟的内侧是电阻器，其外侧是电容器，并且电阻器与电容器被构造为集成在一起，因此不能将该结构应用于其中电阻器和电容器通过绝缘层相互隔离的电路结构。
技术实现思路
本专利技术的目的是使包括电阻器和电容器的半导体器件的尺寸小型化。根据本专利技术的一个方面，提供了一种半导体器件，其包括半导体基板；所述半导体基板上的第一电阻元件；所述第一电阻元件上方的电容元件；以及所述第一电阻元件与所述电容元件之间的绝缘层。附图说明图1是根据本专利技术第一实施例的半导体器件的剖面图。图2是图1的半导体器件的平面图。图3A到3F是示出制造图1的半导体器件的方法的半导体器件的剖面图。图4是根据本专利技术第二实施例的半导体器件的剖面图。图5是示出制造图4的半导体器件的方法的半导体器件的剖面图。图6是示出半导体集成电路(半导体器件)的布局示例的图。图7是示出根据本专利技术第三实施例的半导体集成电路(半导体器件)的布局示例的图。具体实施例方式(第一实施例)随着系统的小型化和便携性的提高，需要以低的功耗运行的半导体集成电路。具体示例包括IC卡和ID芯片(RFID标签)的应用，这些应用通常不允许具有作为电源的电池，在其中使用的半导体集成电路中，从要被照射的电磁波的能量中获得电力以进行访问，并且可以以低功耗实现宽广的通信区域范围。另一方面，针对该应用的电路，强烈要求低成本，由此需要减小半导体芯片的尺寸。在IC卡和ID芯片的应用中，用于使电源稳定的平滑电容器较大。在将平滑电容器与铁电存储器(FeRAM)混合在一起的处理中，具有大电容的铁电电容器可以用作平滑电容器，因此其在减小芯片尺寸方面是有利的。另一方面，在该应用中，为了低功耗的目的，需要使用大的电阻器(具有高电阻的电阻器)来降低所消耗的电流，并且电路中使用的电阻器的面积变得相对较大，由此阻止了芯片尺寸减小。即，如果与通常的半导体集成电路类似将电阻器和电容器布置在半导体基板上的二维空间中的不同位置处，则这些电阻元件和电容元件所占用的面积较大，因此不能实现芯片尺寸的减小，并且难以使成本降低。在模拟电路中，考虑将诸如电阻器和电容器的无源元件进行三维设置，由此减小芯片尺寸。即使在这种半导体器件中，如果电阻器和电容器的位置在二维上相互移位，则在低功耗的模拟电路中无法期望减小芯片尺寸的效果。下面，将说明用于解决该问题的本专利技术的第一实施例。图1是根据本专利技术第一实施例的半导体器件的剖面图。该半导体器件例如是IC(集成电路)卡或者RFID(射频识别)标签。半导体基板100例如是硅基板。在该硅基板100中形成有N型阱101。在该N型阱101中形成有P型扩散层103。扩散层103构成了电阻器。在扩散层电阻器103的两端处形成有P+型接触区域102。在该扩散层电阻器103上方，隔着绝缘层104和105形成有下电极106。绝缘层104和105例如由二氧化硅制成。在下电极106上形成有介电材料107，此外，在该介电材料107上形成有上电极108。电容器120包括下电极106、介电材料107和上电极108。电容器120是铁电电容器。下电极106例如由Pt(铂)制成。铁电材料107是PZT(锆钛酸铅)。上电极108例如由IrO2(二氧化铱)制成。在上电极108上形成有绝缘层109。绝缘层109例如由二氧化硅制成。插接部(plug)110通过接触孔连接到下电极106。插接部111通过接触孔连接到上电极108。插接部112通过接触孔连接到接触区域102。插接部110到112例如由W(钨)制成。插接部110和111是电容器120的端子。插接部112是电阻器103的端子。电阻器103设置在半导体基板100上。绝缘层104和105设置在电阻器103与电容器120之间。插接部112经由接触孔连接到电阻器103。可以将电阻器103和电容器120布置在除插接部112以外的区域中的大面积上。此外，在电容器120下方没有设置晶体管。通过这种方式，电容器120可以形成在半导体基板的平坦面上。图2是图1的半导体器件的平面图。半导体器件(半导体芯片)201例如包括焊盘202。电容器120被设置为叠置在电阻器103上方。在本实施例中，电阻器103和电容器120被层叠起来以三维地交叠。因为可以将电阻器103和电容器120布置为在半导体基板的深度方向上交叠，所以可以将半导体器件(半导体芯片)小型化。此处，将半导体基板的扩散层(通过其容易地实现了高电阻)用作电阻器103。与在DRAM存储器单元中使用的晶体管和电容器的层叠结构相比，这种结构几乎没有制造问题，并且其在减小芯片尺寸方面(尤其是在需要大量电阻器和电容器的低功耗模拟电路中)具有显著效果。尤其是在用于要求低功耗的便携式应用的半导体集成电路中，因芯片尺寸减小可实现成本降低。图3A到3F是示出制造图1的半导体器件的方法的半导体器件的剖面图。以使用铁电材料的情况为示例，将描述一种制造具有电阻器和电容器的三维结构的半导体器件的方法。首先，如图3A所示，执行隔离出半导体基板的步骤。在该半导体基板(硅基板)上形成N型阱101。接下来，通过LOCOS(硅局部氧化)只对半导体基板的一部分表面进行选择性地热氧化，以形成二氧化硅104。由此，可以电隔离半导体基板上的多个元件。接下来，如图3B所示，将P型杂质301离子注入到有源区域103，由此形成使用P型扩散层的电阻器103。接下来，如图3C所示，使用掩模将P型杂质仅离子注入到区域102，由此形成P+型接触区域102。接下来，如图3D所示，在半导体基板的表面上淀积层间绝缘层105，并且通过CMP(化学机械磨光)对该层间绝缘层105进行平面化。该层间绝缘层105例如由二氧化硅制成。接下来，如图3E所示，通过溅射在层间绝缘层105上淀积电容器的下电极106。该下电极例如由Pt制成。接下来，通过溅射在下电极106上淀积铁电材料107。该铁电材料107例如是PZT。接下来，通过溅射在铁电材料107上淀积电容器的上电极108。该上电极108例如由IrO2制成。接下来，通过光刻和刻蚀将上电极108构图成预定形状。然后，通过刻蚀将铁电材料107构图成预定形状。随后，通过光刻和刻蚀将下电极106构图成预定形状。下电极106、铁电材料107和上电极108构成了铁电电容器120。将该铁电电容器120形成为交叠在扩散层电阻器103的上方。接下来，如图3F所示，在半导体基板的表面上淀积层间绝缘层109，并且通过CMP对该层间绝缘层109进行平面化。该层间绝缘层10本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体基板；所述半导体基板上的第一电阻元件；所述第一电阻元件上方的电容元件；以及所述第一电阻元件与所述电容元件之间的绝缘层。

【技术特征摘要】
JP 2005-8-30 2005-2499141.一种半导体器件，包括半导体基板；所述半导体基板上的第一电阻元件；所述第一电阻元件上方的电容元件；以及所述第一电阻元件与所述电容元件之间的绝缘层。2.根据权利要求1所述的半导体器件，进一步包括通过接触孔连接到所述第一电阻元件的插接部，其中所述第一电阻元件和所述电容元件处于除所述插接部以外的区域中。3.根据权利要求1所述的半导体器件，其中在所述电容元件的下方没有晶体管。4.根据权利要求1所述的半导体器件，其中所述第一电阻元件是使用所述半导体基板的扩散层的电阻元件。5.根据权利要求1所述的半导体器件，其中所述第一电阻元件是使用淀积在所述半导体基板上的多晶硅的电阻元件。6.根据权利要求1所述的半导体器件，其中所述电容元件是铁电电容器。7.根据权利要求1所述的半导体器件，还包括所述半导体基板上的第二电阻元件，其中所述电容元件在所述第一电阻元件和所述第二电阻元件的上方。8.根据权利要求1所述的半导体器件，还包括连接到所述第一电阻元件的第一模拟电路。9.根...

【专利技术属性】
技术研发人员：仓田创，后藤邦彦，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]