【技术实现步骤摘要】
本专利技术涉及高速接口电路、包括所述高速接口电路的半导体存储器芯片以及包括这种半导体存储器芯片的存储系统。
技术介绍
快速半导体存储器的近期发展正导致例如高达7Gbit/s的高速信号传输率。这些高信号传输率需要对合适的拓扑结构的实现以及接口电路的合适的设计进行仔细的设计考虑以便可以实现这些高的信号传输率。未来的几代存储系统将以芯片级联或芯片链的方式布置存储器芯片，其目的是增大可达到的存储密度。为了存储器芯片的这种链接，需要串行高速接口电路以包括转发器(再驱动器)功能。所附的图1A-图1D分别示出半导体存储器芯片装置的不同结构的框图。图1A描绘例如存储模块MMOD上的4个半导体存储器芯片M1、M2、M3和M4的环前向(loop forward)结构，其中把行列(rank)1给存储器芯片M1，把行列2给存储器芯片M2，把行列3给存储器芯片M3，并且把行列4给存储器芯片M4。通过写数据/命令和地址信号总线将写/命令和地址信号WR/eCA从存储控制器C发送到第一存储器芯片M1并且从所述第一存储器芯片M1发送到随后的存储器芯片M2、M3和M4中的一个或多个，并且分别通过...
【技术保护点】
一种在包括存储核心的半导体存储器芯片中实现的高速接口电路，所述高速接口电路包括：第一接口电路部分，所述第一接口电路部分可连接到写数据／命令和地址总线上并且包括：串行输入端子，所述串行输入端子用于接收来自前一个相同存储器芯片的 相应第一接口电路部分的串行输出端子或者来自存储控制器的串行输出端子的写数据／命令和地址信号的串行流，所述串行输入端子此外被连接到：写数据／命令和地址再驱动器／再发送器路径，其被布置用于将写数据／命令和地址信号的串行流再驱动到所述写数 据／命令和地址再驱动器／再发送器路径的串行输出端子上，并且可连接到下一个相同...
【技术特征摘要】
US 2005-6-15 11/1527691.一种在包括存储核心的半导体存储器芯片中实现的高速接口电路，所述高速接口电路包括第一接口电路部分，所述第一接口电路部分可连接到写数据/命令和地址总线上并且包括串行输入端子，所述串行输入端子用于接收来自前一个相同存储器芯片的相应第一接口电路部分的串行输出端子或者来自存储控制器的串行输出端子的写数据/命令和地址信号的串行流，所述串行输入端子此外被连接到写数据/命令和地址再驱动器/再发送器路径，其被布置用于将写数据/命令和地址信号的串行流再驱动到所述写数据/命令和地址再驱动器/再发送器路径的串行输出端子上，并且可连接到下一个相同存储器芯片的相应第一接口电路的串行输入端子上；以及主写信号路径，所述主写信号路径被布置在串行输入端子和并行输出端子之间并且包括串并转换和同步装置，该串并转换和同步装置用于对在串行输入端子处所接收的写数据/命令和地址信号进行串并转换并且使其与基准时钟信号同步，以及将经串并转换的并且被同步的写数据/命令和地址信号传送到第一接口电路部分的并行输出端子并且从第一接口电路的并行输出端子传送到存储核心；和第二接口电路部分，所述第二接口电路部分可连接到读数据总线上并且包括并行读数据输入端子，所述并行读数据输入端子被连接到存储核心上以接收来自所述存储核心的并行读数据；串行读数据输入端子，所述串行读数据输入端子被连接以接收来自前一个相同存储器芯片的相应第二接口电路部分的串行读数据输出端子的串行读数据流，并且被布置用于通过读数据再驱动器/接收器路径将所接收的串行读数据流再驱动到第二接口电路部分的串行读数据输出端子；以及主读信号路径，所述主读信号路径被连接在第二接口电路部分的并行读数据输入端子和串行读数据输出端子之间，并且具有装置，该装置用于将从存储核心读取的并且在主读信号路径的并行输入端子处所接收的经并串转换的读数据插入到来自串行读数据输入端子的串行读数据流中、使串行读数据流与基准时钟信号同步并且将串行化的读数据流提供给串行读数据输出端子，所述串行读数据输出端子可利用读数据总线连接到下一个相同存储器芯片的相应第二接口电路部分的串行读数据输入端子上或者连接到存储控制器的串行读数据输入端子上；其中第一和第二接口电路部分此外包括用于接收基准时钟信号的基准时钟接收端子。2.根据权利要求1的高速存储器接口电路，其中第一接口电路部分的写数据/命令和地址信号再驱动器/发送器路径包括不具有时钟信号同步电路的透明写信号再驱动/发送部分。3.根据权利要求1的高速存储器接口电路，其中第二接口电路部分的读数据再驱动器/发送器路径包括不具有时钟信号同步电路的透明读信号再驱动发送部分。4.根据权利要求1的高速接口电路，其中第一接口电路部分的写数据/命令和地址信号再驱动器/发送器路径包括用于使被再驱动的写数据/命令和地址信号与基准时钟信号同步的同步写信号再驱动/发送和同步装置。5.根据权利要求1的高速接口电路，其中第二接口电路部分的读数据再驱动器/发送器路径包括用于使被再驱动的读信号与基准时钟信号同步的同步读信号再驱动器/发送和同步装置。6.根据权利要求2的高速接口电路，其中第一接口电路部分的写数据/命令和地址信号再驱动器/发送器路径此外包括第一开关装置，该第一开关装置被布置在第一接口电路部分的串行输出端子之前，用于接收串行写数据/命令和地址流，该第一开关装置通过来自存储控制器的外部控制信号或通过包含在写数据/命令和地址信号流的协议中的控制信号来控制，以便选择性地在透明写信号再驱动/发送部分和同步写信号再驱动器/发送器装置之间进行切换。7.根据权利要求3的高速接口电路，其中第二接口电路部分此外包括第一开关装置，该第一开关装置被布置在第二接口电路部分的串行输出端子之前，该第一开关装置通过包含在写数据/命令和地址信号的协议中的控制信号或者通过来自存储控制器的外部信号来控制，以便选择性地在透明读信号再驱动发送部分和同步读信号再驱动器/发送和同步装置之间进行切换。8.根据权利要求1的高速接口电路，其中第一接口电路部分包括比特同步单元，所述比特同步单元被布置在串行输入端子之后以根据基准时钟信号对写数据/命令和地址信号的串行流进行采样并使其比特同步；偶数-奇数比特对准单元，所述偶数-奇数比特对准单元被串联连接在比特同步单元之后并且被配置用于缓冲通过比特同步单元被同步并且被采样的串行写数据/命令和地址信号并且与基准时钟信号同步地使所采样的偶数和奇数信号对准；串并转换器单元，所述串并转换器单元被串联连接在偶数-奇数比特对准单元之后并且被配置用于将通过偶数-奇数比特对准单元被缓冲并且被对准的串行写数据/命令和地址信号转换为具有任意数据宽度的并行数据流；以及数据传送FIFO单元，所述数据传送FIFO单元在并行输出端子处被连接在串并转换器单元之后，并且被配置用于与存储核心的内部时钟速率同步地将并行数据流传送到存储核心并且补偿不同的数据歪斜畸变和漂移。9.根据权利要求8的高速接口电路，其中这样连续地布置比特同步单元、偶数-奇数对准单元、串并转换器单元和数据传送FIFO单元，使得每个单元将通过比特同步单元与串行写数据/命令和地址信号流同步的基准时钟信号与所提供的写数据/命令和地址信号中的每一个一起提供给下一个连续单元。10.根据权利要求8的高速接口电路，其中第一接口电路部分此外包括漂移补偿FIFO单元，所述漂移补偿FIFO单元被串联连接在偶数-奇数比特对准单元之后并且被配置用于与基准时钟信号同步地补偿偶数-奇数比特对准的串行写数据/命令和地址信号的相位漂移；以及2:1串行化器，所述2:1串行化器被串联布置在漂移补偿FIFO单元之后。11.根据权利要求10的高速接口电路，其中比特同步单元和偶数-奇数比特对准单元各自分别被布置用于将通过比特同步单元与串行写数据/命令和地址信号流同步的基准时钟信号与所提供的写数据/命令和地址信号中的每一个一起提供给下一个连续单元。12.根据权利要求10的高速接口电路，其中串并转换器单元的数据输入端被连接到漂移补偿FIFO单元的输出端上。13.根据权利要求10的高速接口电路，其中串并转换器单元的数据输入端被连接到偶数-奇数比特对准单元的输出端上。14.根据权利要求8的高速接口电路，其中第一接口电路部分此外包括漂移补偿FIFO单元，所述漂移补偿FIFO单元被串联连接在偶数-奇数比特对准单元之后并且被配置用于与基准时钟信号同步地补偿偶数-奇数比特对准的串行写数据/命令和地址信号的相位漂移；去加重FIR单元，所述去加重FIR单元被串联连接在漂移补偿FIFO之后并且被配置用于信道适配以补偿符号间干扰；以及2:1串行化器，所述2:1串行化器被串联连接在去加重FIR单元之后。15.根据权利要求14的高速接口电路，其中比特同步单元和偶数-奇数比特对准单元各自分别被配置用于将通过比特同步单元与串行写数据/命令和地址信号流同步的基准时钟信号与所提供的写数据/命令和地址信号中的每一个一起提供给...
【专利技术属性】
技术研发人员：P格雷戈里乌斯，M施特赖布尔，P瓦尔纳，T里克斯，
申请(专利权)人：秦蒙达股份公司，
类型：发明
国别省市：DE[德国]
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