用于非易失性半导体存储器件的基准方案制造技术

提供一种包括存储区和电路区的非易失性半导体存储器件。存储区包括多个存储单元和一组阵列基准单元，其中该组阵列基准单元可编程为具有对应于存储单元的已擦除或者已编程状态的阈值电压。在电路区中，提供附加的主基准单元，其被配置为也具有对应于存储单元的已擦除或者已编程状态的阈值电压。主基准单元被用于所述阵列基准单元的设定，并且所述阵列基准单元被提供作为读或者写所述存储单元的状态的基准。也提供一种用于将非易失性半导体存储器件中的阵列基准单元设定为预定的阈值电压的方法。

【技术实现步骤摘要】

本专利技术涉及非易失性半导体存储器件。更具体地，本专利技术涉及一种具有基准单元的存储器件，其中所述基准单元被设置，以便即使在由长操作时间或者多个读或写周期所引起的退化之后也提供适于总是配备有存储单元的特性的基准。本专利技术也涉及一种用于对基准单元进行编程的方法。
技术介绍
近来，尤其是在便携式通信设备领域中，闪速存储器已经变得越来越流行。闪速存储器的基本结构类似于包括栅极、漏极和源极的MOSFET的基本结构。通常，闪速存储器包括浮动栅极和控制栅极，如同MOSFET的栅极。另外，存在几种不具有浮动栅极的闪速存储器、例如氮化物只读存储器(NROM)。不同于使用导电多晶硅或者金属浮动栅极的其他类型的闪速存储器，氮化物只读存储器使用氧化物-氮化物-氧化物(ONO)层作为电荷俘获介质。由于氮化硅层的高度紧密特性，从MOS晶体管隧穿到氮化硅中的热电子被俘获，以形成不均匀的浓度分布。一般，闪速存储器具有读、编程和擦除的功能。当将电子注入到存储单元的浮动栅极或者将电子注入到存储单元的ONO层时，存储单元的最初处于低电压的阈值电压相对增加，并且导致从漏极到源极的电流降低。这是存储单元的写或者已编程本文档来自技高网...

【技术保护点】
一种非易失性半导体存储器件，包括：存储区和电路区，其中所述存储区包括：多个被布置在存储阵列中的存储单元；和一组可编程阵列基准单元，所述可编程阵列基准单元被设置作为读取所述存储单元的基准，并且其中所述电路区包括：　 　一组主基准单元，所述主基准单元被设置作为验证所述阵列基准单元或者所述存储单元的状态的基准。

【技术特征摘要】
US 2005-6-3 11/1455201.一种非易失性半导体存储器件，包括存储区和电路区，其中所述存储区包括多个被布置在存储阵列中的存储单元；和一组可编程阵列基准单元，所述可编程阵列基准单元被设置作为读取所述存储单元的基准，并且其中所述电路区包括一组主基准单元，所述主基准单元被设置作为验证所述阵列基准单元或者所述存储单元的状态的基准。2.按照权利要求1所述的非易失性半导体存储器件，其中所述一组主基准单元包括第一主基准单元，被设置为具有对应于存储单元的已编程状态的阈值电压；和第二主存储单元，被设置为具有对应于存储单元的已擦除状态的阈值电压，并且其中所述一组可编程阵列基准单元包括第一阵列基准单元，被设置为具有对应于存储单元的已编程状态的阈值电压；和第二阵列基准单元，被设置为具有对应于存储单元的已擦除状态的阈值电压。3.按照权利要求1所述的非易失性半导体存储器件，其中所述一组主基准单元包括第一主基准单元，被设置为具有对应于存储单元的已编程状态的阈值电压；和第二主基准单元，被设置为具有对应于存储单元的已擦除状态的阈值电压，并且其中所述一组可编程阵列基准单元包括读基准单元，被设置为具有限定存储单元的已擦除状态和已编程状态之间的边界的阈值电压，并且能够被用于从所述存储单元中读取数据。4.按照权利要求3所述的非易失性半导体存储器件，其中所述一组主基准单元另外还包括读基准单元，该读基准单元被设置为具有限定存储单元的已擦除状态和已编程状态之间的边界的阈值电压，并且该读基准单元被设置作为验证被包括在所述一组阵列基准单元中的所述读基准单元的状态的基准。5.按照权利要求3所述的非易失性半导体存储器件，其中所述一组主基准单元另外还包括被设置为具有对应于存储单元的过擦除状态的阈值电压的基准单元。6.按照权利要求3所述的非易失性半导体存储器件，其中存储单元被划分成多个群，并且其中针对每个群设置有一组阵列基准单元。7.按照权利要求6所述的非易失性半导体存储器件，其中，在所述一组可编程阵列基准单元的每一个中设置有附加的状态单元，以便通过预定的逻辑状态指示预定的存储单元群的所有单元是否具有已擦除状态。8.按照权利要求1所述的非易失性半导体存储器件，其中所述存储单元包括多位存储单元。9.按照权利要求8所述的非易失性半导体存储器件，其中每个存储单元包括具有能够存储两个二进制信息位的电荷俘获层的晶体管。10.按照权利要求9所述的非易失性半导体存储器件，其中所述晶体管的所述电荷俘获层由氮化物材料构成。11.按照权利要求8所述的非易失性半导体存储器件，其中每个阵列基准单元包括具有能够存储两个二进制信息位的电荷俘获层的晶体管，其中这些位之一定义基准单元的逻辑状态。12.按照权利要求11所述的非易失性半导体存储器件，其中已擦除阵列基准单元的晶体管的第二位被设定为相反的逻辑状态。13.按照权利要求1所述的非易失性半导体存储器件，其中存储器件被配置为在测试模式中工作，在所述测试模式中允许将所述主基准单元设定为已编程或者已擦除状态；并且其中在脱离测试模式之后禁止将主基准单元设定为已编程或者已擦除状态。14.操作非易失性半导体存储器件的方法，所述存储器件包括存储区和电路区，其中所述存储区包括多个被布置在存储阵列中的存储单元；和一组可编程阵列基准单元，所述可编程阵列基准单元被设置作为读取所述存储单元的基准，并且其中所述电路区包括一组预编程主基准单元，所述预编程主基准单元被设置作为验证阵列基准单元或者存储单元的状态的基准；所述方法包括利用所述预编程主基准单元中的至少一个作为基准来将所述阵列基准单元中的至少一个设定为预定的状态；利用所述阵列基准单元中的至少一个作为基准来读取至少一个存储单元的状态；以及当擦除或者编程存储单元时，利用所述...

【专利技术属性】
技术研发人员：M雷代利，L德阿姆布洛吉，
申请(专利权)人：秦蒙达股份公司，秦蒙达闪存有限责任两合公司，
类型：发明
国别省市：DE[德国]