集成半导体结构的制造方法及相应的集成半导体结构技术

本发明专利技术提供一种集成半导体结构的制造方法和相应的集成半导体结构。该制造方法包括以下步骤：提供具有上表面（０）和具有第一和第二晶体管区域（Ｔ１、Ｔ２）的半导体衬底（１）；其中所述第一晶体管区域（Ｔ１）是ｎ－ＭＯＳＦＥＴ区域以及第二晶体管区域（Ｔ２）是ｐ－ＭＯＳＦＥＴ区域；在所述第一和第二晶体管区域（Ｔ１、Ｔ２）上形成栅极结构，其包括在所述第一和第二晶体管区域（Ｔ１、Ｔ２）的每一个中的至少一层栅极介电层（２，３，１０ｃ，１７，２５）和一层栅极层（４；３５；５０，６０）；其中所述第二晶体管区域（Ｔ２）中的所述栅极层（４；３５；６０）由负掺杂的多晶硅构成；其中所述第一晶体管区域（Ｔ１）中的所述至少一层栅极介电层（２，１０ｃ，１７）包括第一介电层（２，１０ｃ，１７）；其中所述第二晶体管区域（Ｔ２）中的所述至少一层栅极介电层（２，３，１０ｃ，２５，２５′）包括位于所述第二晶体管区域（Ｔ２）中的所述栅极层（４；３５；６０）附近的界面介电层（２；２５；２５′），该界面介电层（２；２５；２５′）在所述第二晶体管区域（Ｔ２）中的所述栅极层（４；３５；６０）上形成包含Ａｌ↓［２］Ｏ↓［３］的界面，产生费米钉扎效应；以及其中所述第一晶体管区域（Ｔ１）不包括所述界面介电层（２；２５；２５′）。

【技术实现步骤摘要】

本专利技术涉及一种集成半导体结构的制造方法和一种相应的集成半导体结构。
技术介绍
US 5,843,812描述了具有多晶硅栅极的p-MOSFET的制造工艺，其中BF2离子注入被执行到所述多晶硅栅极中，以便获得更稳定的阈值电压。尽管原则上可应用于任意集成半导体结构，但是下面的专利技术和潜在的问题将相对于硅技术中的集成存储电路来解释。为了改善外围器件的速度，器件长度以及栅极氧化物厚度不得不被按比例缩小。在2nm的特定厚度以下，栅极泄漏是非常重要的并且按指数规律增加。高k电介质被期望来改善栅极氧化物问题。然而，由于费米能级钉扎，将高k电介质与N+多晶硅栅极集成在一起是非常困难的。而且，栅极多晶硅耗尽正成为具有厚度小于约2nm的薄栅极电介质的小栅极长度晶体管的导通电流的限制因素。栅极多晶耗尽效应通常导致逻辑器件的栅极电介质的全部有效氧化物厚度的7-10×10-10m(埃)增加。由于在DRAM处理期间的较高硼钝化，栅极多晶硅耗尽对于DRAM支持器件中的p-MOSFET甚至更加严重。没有多晶耗尽效应的金属栅极已经被期望来代替多晶硅栅极。然而，例如工艺兼容性、器件可靠性和集成p-和n-MOSFET的双功函数金属栅极方面的困难的问题阻碍了金属栅极的引入。尽管具有N+多晶硅栅极的p-MOSFET也没有多晶硅耗尽效应，但是由于N+多晶硅的不适当的功函数，阈值电压对于任何实际应用来说都将太高。
技术实现思路
本专利技术的目的是提供改善的集成半导体结构的制造方法和相应的集成半导体结构，其中p-MOSFET的费米能级可以被适当地调节。根据本专利技术，该目的通过权利要求1的制造方法和权利要求13中限定的相应的集成半导体结构来实现。在本专利技术下的基本思想是通过去除栅极多晶硅耗尽同时保持适当的阈值电压来提高p-MOSFET性能。由于对于p-MOSFET来说没有栅极多晶硅耗尽，因此N+多晶硅栅极用作栅电极。而且，N+多晶硅栅极和栅极电介质之间的薄界面高k介电层，优选是AlxOy层，仅在p-MOSFET中被引入。此界面高k介电层被选择，使得它对N+栅极多晶硅具有强费米能级钉扎效应。结果，N+多晶硅的有效功函数被调节到接近于相应的P+多晶硅栅极的值的值。因此，p-MOSFET的阈值电压能够仍被控制在可接受的范围内。由于它的约7～10的相对高的介电常数，因此非常薄的AlxOy层(单层或多个单层)已经引起全部栅极电介质有效厚度的可忽略的增加。而且，与使用金属栅极相比，存在与当前Si处理良好的工艺兼容性。双功函数概念由于硼渗透而没有热预算的限制。为了薄高k电介质界面层的形成，提出了两种一般方法。第一种方法是在栅极介电层的顶部上沉积高k界面介电层，并且通过选择性湿法化学去除在n-MOSFET区域顶部上的高k介电层。另一种方法是在构图所述区域后在p-MOSFET N+多晶硅栅极区域中注入适当的金属离子。然后，执行热处理以便金属离子扩散到N+多晶硅和栅极电介质之间的界面，在此金属离子将与栅极电介质(SiO2、SiOxNy或不同的高k氧化物)反应，并形成所希望的薄界面高k介电层。在从属权利要求中，列出了权利要求1的制造方法的有利实施例和改进。根据优选实施例，在所述第一和第二晶体管区域上形成栅极结构的步骤包括在所述第一和第二晶体管区域中形成第一介电层；在所述第一和第二晶体管区域中在所述第一介电层上形成界面介电层；掩蔽所述第二晶体管区域中的所述界面介电层；去除所述第一晶体管区域中的所述界面介电层；以及在所述第一和第二晶体管区域中形成所述栅极层。根据另一优选实施例，在所述第一和第二晶体管区域上形成栅极结构的步骤包括在所述第一和第二晶体管区域中形成第一介电层；在所述第一和第二晶体管区域中形成所述栅极层；在所述第二晶体管区域中执行Al离子注入；执行热处理以便在第二晶体管区域中在所述第一介电层上形成界面介电层。根据另一优选实施例，提供所述半导体衬底，其具有第一、第二和第三晶体管区域，所述第一晶体管区域是n-MOSFET区域，第二晶体管区域是p-MOSFET区域以及所述第三晶体管区域是存储阵列MOSFET，并且其中至少一层第二介电层在全部所述第一、第二和第三晶体管区域中同时形成。根据另一优选实施例，所述第二介电层是由HfO或HfSiO或HfSiON构成的高k介电层。根据另一优选实施例，所述界面介电层由高k材料构成，例如AlxOy、Al2O3或HfAlxOy或者任何与Al2O3结合的材料，其在所述栅极层上形成所述包含Al2O3的界面。根据另一优选实施例，在所述第一和第二晶体管区域中的所述栅极层由相同材料构成并由此被电连接。根据另一优选实施例，在所述第一和第二晶体管区域中的所述栅极层由不同材料构成并通过栅极接触层被电连接。根据另一优选实施例，所述存储阵列MOSFET是RCAT器件。本专利技术的优选实施例在附图中被描述并在下面的描述中被解释。附图说明在图中图1A、B示出根据本专利技术的第一实施例的集成半导体结构的制造方法的示意截面图；图2A、B示出根据本专利技术的第二实施例的集成半导体结构的制造方法的示意截面图；图3A-F示出根据本专利技术的第三实施例的集成半导体结构的制造方法的示意截面图；图4A-F示出根据本专利技术的第四实施例的集成半导体结构的制造方法的示意截面图。在这些图中，相同的参考标记代表相同或者功能相同的部件。具体实施例方式图1A、B示出根据本专利技术的第一实施例的集成半导体结构的制造方法的示意截面图。在图1中，参考标记1代表硅半导体衬底，其具有作为n-MOSFET区域的第一晶体管区域T1和作为p-MOSFET区域的第二晶体管区域T2。SiO2的基底栅极介电层2和薄的AlxOy的高k界面介电层3被沉积在所述衬底1的顶部上。可选地，在沉积所述高k介电层3后可以施加热处理。参考图1B，在第二晶体管区域T2即p-MOSFET区域中的层2、3被光致抗蚀剂区域5保护。其后，高k界面介电层3被选择性地从第一晶体管区域T1即n-MOSFET区域中的基底介电层2的顶部去除。其后，光致抗蚀剂区域5被从第二晶体管区域T2去除，并且(未示出的)N+栅极多晶硅层被沉积在第一和第二晶体管区域T1、T2上方。因此，得到半导体结构，其中在第二晶体管区域T2中可以获得具有适当的功函数和可接受的阈值电压值的p-MOSFET。同时，可以在第一晶体管区域T1中获得n-MOSFET晶体管，其不需要所述另外的薄高k界面介电层3，因为可接受的阈值电压值可以在缺少这种高k介电层3的情况下仅通过使用所述基底介电层2来获得。图2A、B示出根据本专利技术的第二实施例的集成半导体结构的制造方法的示意截面图。在图2A、2B示出的第二实施例中，用于获得具有不同电介质结构的两个晶体管区域T1、T2的制造工艺被修改，而最终得到的半导体结构与第一实施例中的相同。相对于图2A，SiO2的基底介电层2形成在第一和第二晶体管区域T1、T2上。其后，在基底栅极介电层2的顶部上沉积并构造N+多晶硅栅极层4。在图2B示出的下一工艺步骤中，Al离子的注入I仅在第二晶体管区域T2中执行。这可以通过适当的集中所述离子束或通过借助(未示出的)掩模层保护所述第一晶体管区域T1来实现。在随后的热处理后，Al扩散到基底栅极介电层和N+多晶硅栅极层4之间的界面中，并且与被包含在基底本文档来自技高网...

【技术保护点】
一种集成半导体结构的制造方法，包括以下步骤：提供具有上表面（０）和具有第一和第二晶体管区域（Ｔ１、Ｔ２）的半导体衬底（１）；其中所述第一晶体管区域（Ｔ１）是ｎ－ＭＯＳＦＥＴ区域以及第二晶体管区域（Ｔ２）是ｐ－ＭＯＳＦＥＴ区域 ；在所述第一和第二晶体管区域（Ｔ１、Ｔ２）上形成栅极结构，其包括在所述第一和第二晶体管区域（Ｔ１、Ｔ２）的每一个中的至少一层栅极介电层（２、３、１０ｃ、１７、２５）和一层栅极层（４；３５；５０、６０）；其中所述第二晶体管区域 （Ｔ２）中的所述栅极层（４；３５；６０）由负掺杂的多晶硅构成；其中所述第一晶体管区域（Ｔ１）中的所述至少一层栅极介电层（２、１０ｃ、１７）包括第一介电层（２、１０ｃ、１７）；其中所述第二晶体管区域（Ｔ２）中的所述至少一层栅极 介电层（２、１０ｃ、２５、２５′）包括位于所述第二晶体管区域（Ｔ２）中的所述栅极层（４；３５；６０）附近的界面介电层（３；２５；２５′），该界面介电层（３；２５；２５′）在所述第二晶体管区域（Ｔ２）中的所述栅极层（４；３５；６０）上形成包含Ａｌ↓［２］Ｏ↓［３］的界面，产生费米钉扎效应；以及其中所述第一晶体管区域（Ｔ１）不包括所述界面介电层（３；２５；２５′）。...

【技术特征摘要】
US 2005-7-14 11/1832241.一种集成半导体结构的制造方法，包括以下步骤提供具有上表面(O)和具有第一和第二晶体管区域(T1、T2)的半导体衬底(1)；其中所述第一晶体管区域(T1)是n-MOSFET区域以及第二晶体管区域(T2)是p-MOSFET区域；在所述第一和第二晶体管区域(T1、T2)上形成栅极结构，其包括在所述第一和第二晶体管区域(T1、T2)的每一个中的至少一层栅极介电层(2、3、10c、17、25)和一层栅极层(4；35；50、60)；其中所述第二晶体管区域(T2)中的所述栅极层(4；35；60)由负掺杂的多晶硅构成；其中所述第一晶体管区域(T1)中的所述至少一层栅极介电层(2、10c、17)包括第一介电层(2、10c、17)；其中所述第二晶体管区域(T2)中的所述至少一层栅极介电层(2、10c、25、25′)包括位于所述第二晶体管区域(T2)中的所述栅极层(4；35；60)附近的界面介电层(3；25；25′)，该界面介电层(3；25；25′)在所述第二晶体管区域(T2)中的所述栅极层(4；35；60)上形成包含Al2O3的界面，产生费米钉扎效应；以及其中所述第一晶体管区域(T1)不包括所述界面介电层(3；25；25′)。2.根据权利要求1所述的方法，其中在所述第一和第二晶体管区域(T1、T2)上形成栅极结构的步骤包括在所述第一和第二晶体管区域(T1、T2)中形成第一介电层(2、10c、17)；在所述第一和第二晶体管区域(T1、T2)中在所述第一介电层(2、10c、17)上形成界面介电层(3；25；25′)；掩蔽所述第二晶体管区域(T2)中的所述界面介电层(3；25；25′)；去除所述第一晶体管区域(T1)中的所述界面介电层(3；25；25′)；以及在所述第一和第二晶体管区域(T1、T2)中形成所述栅极层(4；35；50、60)。3.根据权利要求1所述的方法，其中在所述第一和第二晶体管区域(T1、T2)上形成栅极结构的步骤包括在所述第一和第二晶体管区域(T1、T2)中形成第一介电层(2、10c、17)；在所述第一和第二晶体管区域(T1、T2)中形成所述栅极层(4；35；50、60)；在所述第二晶体管区域(T2)中执行Al离子注入；执行热处理，以在第二晶体管区域(T2)中在所述第一介电层(2、10c、17)上形成界面介电层(3；25；25′)。4.根据权利要求1所述的方法，其中提供具有第一、第二和第三晶体管区域(T1、T2、T3)的所述半导体衬底(1)，所述第一晶体管区域(T1)是n-MOSFET区域，第二晶体管区域(T2)是p-MOSFET区域以及所述第三晶体管区域(T3)是存储阵列MOSFET，并且其中至少一层第二...

【专利技术属性】
技术研发人员：M戈德巴赫，D吴，
申请(专利权)人：秦蒙达股份公司，
类型：发明
国别省市：DE[德国]