时钟延迟检测电路及利用时钟延迟检测电路的半导体装置制造方法及图纸

提供了一种时钟延迟检测电路以及利用时钟延迟检测电路的半导体装置，时钟延迟检测电路能产生周期是时钟的延迟时间的周期信号、划分周期信号以及对划分的周期信号计数。时钟延迟检测电路包括：周期信号发生单元，被配置成产生计数控制信号；周期信号划分单元，被配置成通过划分计数控制信号来产生计数使能信号；以及计数单元，被配置成通过用时钟对计数使能信号计数来产生延迟信息信号，其中，计数控制信号具有预定时间的周期。

【技术实现步骤摘要】
时钟延迟检测电路及利用时钟延迟检测电路的半导体装置相关申请的交叉引用本申请要求2013年7月11日向韩国知识产权局提交的申请号为10-2013-0081562的韩国专利申请的优先权，其全部内容通过引用合并于此。
各种实施例涉及一种半导体装置，更具体而言，涉及一种与时钟同步操作的半导体装置。
技术介绍
半导体装置与时钟同步工作。例如，存储器件从主机或控制器接收时钟用于与主机或控制器通信。存储器件接收或输出与时钟同步的数据和信号。存储器件具有补偿延迟的电路，延迟是由于器件的内部电路而使得由主机或控制器接收的时钟在器件中经历的时间。延迟锁定环和锁相环是补偿电路的实例。图1是不同于本专利技术的半导体装置10的框图。如图1所示，半导体装置10包括延迟锁定环电路11和时钟延迟检测电路12。延迟锁定环电路11接收输入时钟ICLK来产生延迟时钟CLKDLL。延迟锁定环电路11执行延迟锁定操作来补偿在半导体装置10中的输入时钟ICLK的延迟。当延迟锁定操作完成时，延迟锁定环电路11产生延迟锁定完成信号DLLLOCK。时钟延迟检测电路12接收延迟锁定完成信号DLLLOCK和延迟时钟CLKDLL。在延迟锁定完成信号DLLLOCK被使能时，时钟延迟检测电路12检测通过半导体装置10的内部电路和延迟锁定环电路11所造成的延迟量，并且输出检测结果N。检测结果N可以用于来自半导体装置10的预定信号与外部时钟同步。预定信号从半导体装置10输出至与半导体装置10通信的外部设备。
技术实现思路
本文描述了根据本专利技术的实施例的时钟延迟检测电路以及利用时钟延迟检测电路的半导体装置。时钟延迟检测电路能产生周期是时钟的延迟时间的周期信号、划分周期信号以及对划分的周期信号计数。在本专利技术的实施例中，时钟延迟检测电路包括：周期信号发生单元，被配置成产生计数控制信号；周期信号划分单元，被配置成通过划分计数控制信号来产生计数使能信号；以及计数单元，被配置成通过用时钟对计数使能信号计数来产生延迟信息信号，其中，计数控制信号具有预定时间的周期。在本专利技术的实施例中，一种时钟延迟检测电路包括：计数控制单元，被配置成产生计数控制信号、和基于计数控制信号的计数使能信号；第一延迟单元，被配置成延迟计数控制信号并且产生第一延迟信号；以及计数单元，被配置成通过用时钟对计数使能信号计数来产生延迟信息信号，其中，计数控制信号具有预定时间的周期。在本专利技术的实施例中，一种半导体装置包括：延迟锁定环单元，被配置成延迟输入时钟并且产生延迟时钟；计数控制单元，被配置成产生计数控制信号、和基于计数控制信号的计数使能信号，计数使能信号被使能比预定时间更长的持续时间；命令延迟线，被配置成延迟计数控制信号并且产生延迟命令信号；计数单元，被配置成通过用延迟时钟对计数使能信号计数来产生延迟信息信号；以及输出控制单元，被配置成基于延迟信息信号和等待时间（latency），通过将延迟命令信号延迟来产生输出控制信号。在本专利技术的实施例中，一种时钟延迟检测电路包括：周期信号发生单元，被配置成产生振荡信号；周期信号划分单元，被配置成接收振荡信号并且产生计数使能信号；以及计数单元，被配置成接收计数使能信号和时钟，并且产生延迟信息信号。附图说明结合附图描述本专利技术的特点、方面和实施例，其中：图1是说明不同于本专利技术的半导体装置10的框图；图2是说明根据本专利技术的实施例的时钟延迟检测电路1的框图；图3是说明图2的时钟延迟检测电路1的详细框图；图4是说明根据本专利技术的实施例的时钟延迟检测电路1的操作的时序图；图5是说明根据本专利技术的实施例的时钟延迟检测电路2的框图；图6是说明根据本专利技术的实施例的半导体装置3的框图；图7是说明图6中所示的计数控制单元410的触发单元413的框图；以及图8是说明根据本专利技术的实施例的半导体装置的操作的时序图。具体实施方式下面将参照附图更详细地描述各种实施例。然而，本专利技术可以用不同的方式实施，而不应解释为限制于本文所列的实施例。确切地说，提供这些实施例使得本公开充分与完整，并向本领域技术人员充分传达本专利技术的范围。在本公开中，相同的附图标记在本专利技术的不同附图与实施例中表示相似的部分。如图2中所示，时钟延迟检测电路1可以包括：周期信号发生单元110、周期信号划分单元120以及计数单元130。周期信号发生单元110可以响应于计数开始信号DLLLOCK而产生计数控制信号OSC。计数控制信号OSC可以具有周期，周期的一半是预定时间。周期信号发生单元110可以产生振荡信号，振荡信号的周期的一半是预定时间。如下所述，优选的是预定时间是时钟的周期的n倍，其中n是大于1的整数。周期信号划分单元120可以接收计数控制信号OSC。周期信号划分单元120可以通过划分计数控制信号OSC来产生计数使能信号CNTEN。周期信号划分单元120可以通过将计数控制信号OSC除以m来产生计数使能信号CNTEN，其中m是大于2的整数。因此，计数使能信号CNTEN可以被使能预定时间的两倍的持续时间。计数单元130可以接收计数使能信号CNTEN和时钟CLK。计数单元130可以通过用时钟CLK对计数使能信号CNTEN计数来产生延迟信息信号N。计数单元130可以利用时钟CLK来对计数使能信号CNTEN的使能持续时间计数，并且将延迟信息信号N作为计数结果输出。延迟信息信号N可以是具有关于计数数目信息的码信号。时钟延迟检测电路1还可以包括时钟划分单元140。时钟划分单元140可以划分时钟CLK，以便产生划分时钟CLK/m。时钟划分单元140可以通过将时钟CLK除以m而产生划分时钟CLK/m，其中m是大于2的整数。用于计数控制信号OSC的周期信号划分单元120的划分比（divisionratio）可以与用于时钟CLK的时钟划分单元140的划分比相同。当时钟CLK延迟预定时间时，上述的时钟延迟检测电路1可以精确地检测与预定时间相对应的时钟CLK重复多少次。时钟延迟检测电路1可以用周期信号划分单元120和时钟划分单元140精确地检测时钟CLK的延迟量。图3是说明图2中的时钟延迟检测电路1的详细框图。如图3中所示，周期信号发生单元110可以包括第一延迟单元111和第二延迟单元112。第一延迟单元111可以将计数控制信号OSC延迟第一延迟时间的量，以产生第一延迟信号CMDDLL。第二延迟单元112可以将第一延迟信号CMDDLL延迟第二延迟时间的量，以产生第二延迟信号ORST。第一延迟时间和第二延迟时间之和可以与预定时间相同，且因而与时钟CLK的n倍相对应。周期信号发生单元110可以用第一延迟单元111和第二延迟单元112产生计数控制信号OSC，计数控制信号OSC以与预定时间的两倍相对应的周期来振荡。周期信号发生单元110还可以包括触发单元113。触发单元113可以接收计数开始信号DLLLOCK和第二延迟信号ORST，并且产生计数控制信号OSC。因为第二延迟信号ORST是计数控制信号OSC的反相信号，所以第二延迟信号ORST可以是触发控制信号。触发单元113可以包括：第一反相器IV1、第一与非门ND1以及第二反相器IV2。第一反相器IV1可以将第二延迟信号ORST或触发控制信号反相。第一与非门ND1可以接收第一反相器IV1的输出、和计数开始信号DLLLOCK本文档来自技高网...

【技术保护点】
一种时钟延迟检测电路，包括：周期信号发生单元，所述周期信号发生单元被配置成产生计数控制信号；周期信号划分单元，所述周期信号划分单元被配置成通过划分所述计数控制信号来产生计数使能信号；以及计数单元，所述计数单元被配置成通过用时钟对所述计数使能信号计数来产生延迟信息信号，其中，所述计数控制信号具有预定时间的周期。

【技术特征摘要】
2013.07.11 KR 10-2013-00815621.一种半导体装置，包括：延迟锁定环单元，所述延迟锁定环单元被配置成延迟输入时钟并且产生延迟时钟；计数控制单元，所述计数控制单元被配置成基于计数开始信号和延迟命令信号而产生计数控制信号、以及基于所述计数控制信号而产生计数使能信号，所述计数使能信号被使能持续时间，所述持续时间比第一延迟时间和第二延迟时间之和更长；命令延迟线，所述命令延迟线被配置成将所述计数控制信号延迟所述第一延迟时间并且产生所述延迟命令信号；计数单元，所述计数单元被配置成通过用所述延迟时钟对所述计数使能信号计数来产生延迟信息信号；以及输出控制单元，所述输出控制单元被配置成基于所述延迟信息信号和等待时间而通过延迟所述延迟命令信号来产生输出控制信号。2.如权利要求1所述的半导体装置，其中，所述延迟锁定环单元包括时钟延迟线，所述时钟延迟线被配置成将所述输入时钟延迟所述第一延迟时间。3.如权利要求1所述的半导体装置，其中，所述第一延迟时间与所述输入时钟的n倍减去外部时钟在所述半导体装置中经历的延迟的时间间隔相对应，n大于1。4.如权利要求1所述的半导体装置，其中，所述计数控制单元包括：复制延迟单元，所述复制延迟单元被配置成将所述延迟命令信号延迟第二延迟时间，并且产生触发控制信号；触发单元，所述触发单元被配置成响应于计数开始信号和所述触发控制信号而产生所述计数控制信号；以及周期信号划分单元，所述周期信号划分单元被配置成通过划分所述计数控制信号来产生所述计数使能信号。5.如权利要求1所述的半导体装置，其中，所述输出控制单元包括：等待时间控制单元，所述等待时间控制单元被配置成通过将所述等待时间减去与所述延迟信息信号相对应的码值来产生校正的等待时间；以及移位单元，所述移位单元被配置成通过将所述延迟命令信号延迟与所述校正的等待时间相对应的时钟的倍数来产生所述输出控制信号。6.一种半导体装置，包括：计数控制单元，所述计数控制单元被配置成基于延迟锁定完成信号和延迟命令信号来产生计数控制信号、和基于所述计数控制信号来产生计数使能信号，所述计数使能信号被使能持续时间，所述持续时间比第一延迟时间和第二延迟时间之和更长；计数单元，所述计数单元被配置成通过用延迟时钟对所述计数使能信号计数来产生延迟信息信号；命令延迟线，所述命令延迟线被配置成将所述计数控制信号延迟所述第一延迟时间并且产生所述延迟命令信号；以及输出控制单元，所述输出控制单元被配置成基于所述延迟信息信号和等待...

【专利技术属性】
技术研发人员：徐荣锡，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR