一种快速锁定的全数字锁相环及实现方法技术

本发明专利技术提供的一种快速锁定的全数字锁相环及实现方法，通过控制锁相环路外部时钟信号，能在一个周期内完成锁相环的捕获，实现快速锁定。本发明专利技术锁相环包括鉴相器、相位误差计数器、分频器、脉冲控制器和除N计数器，鉴相器将输入频率和比较频率鉴相产生的误差信号给相位误差计数器；相位误差计数器将产生的误差信号计数值给脉冲控制器；分频器对外部时钟2Nfc进行二分频，产生频率相同、相位相差180°的两路频率信号f1和f2也输入给脉冲控制器；脉冲控制器根据计数值，对频率信号f1、f2、2Nfc进行选择性输出，除N计数器对脉冲控制器输出的倍频信号fmul进行N倍分频，产生与输入频率fi频率相同、相位一致的比较频率。

【技术实现步骤摘要】

本专利技术涉及数字电路
，特别是涉及一种快速锁定的全数字锁相环及实现方法。
技术介绍
锁相环是一种能使输出信号在频率和相位上与输入信号同步的电路，即系统进入锁定状态后，输出信号与输入信号之间相差为零，或者保持为常数。传统的锁相环各个部件都是由模拟电路实现的，一般包括鉴相器(PD)、环路滤波器(LF)、压控振荡器(VCO)三个基本部件。随着数字技术的发展，全数字锁相环ADPLL(AllDigital Phase-Locked Loop)逐步发展起来，在通信、雷达、测量和自动化控制等领域得到了广泛的应用。所谓全数字锁相环，就是环路部件全部数字化，采用数字鉴相器、数字环路滤波器、数控振荡器构成锁相环路，并且系统中的信号全是数字信号。全数字锁相环与传统的模拟电路实现的锁相环相比，不仅吸收了数字电路可靠性高、体积小、价格低等优点，并且由于避免了模拟锁相环存在的温度漂移和易受电压变化影响等缺点，从而具备可靠性高、工作稳定、调节方便等优点。传统的全数字锁相环一般由鉴相器、K变模可逆计数器、加减脉冲控制器、除N计数器等基本部件组成，原理框图如图1所示。输入频率fi与比较频率fo经过鉴相器产生相位误差脉冲，经过K变模可逆计数器，产生两种脉冲；加减脉冲控制器根据两种脉冲信号，对外部参考时钟频率提高或降低，再通过除N计数器，产生反馈信号fo。但随着N值的增大，锁相环路的锁定周期变长；并且，基于K变模可逆计数器的工作原理，要求输入信号为占空比1:1的数字信号。
技术实现思路
本专利技术针对现有技术中存在的缺陷或不足，提供一种快速锁定的全数字锁相环及实现方法，通过控制锁相环路外部时钟信号，可以在一个周期内完成锁相环的捕获，实现快速锁定。该全数字锁相环可用于对频率信号的相位锁定和倍频信号的产生，尤其是在对锁相速度要求高的电路设计中，本专利技术具有十分明显的优势。本专利技术的技术方案如下：一种快速锁定的全数字锁相环，其特征在于，所述锁相环在一个周期内达到锁定状态；包括鉴相器、相位误差计数器、分频器、脉冲控制器和除N计数器，所述鉴相器将输入频率fi和比较频率fcom进行鉴相，将产生的误差信号vo输入给所述相位误差计数器；所述相位误差计数器对误差信号vo进行计数，产生计数值Nx输入给所述脉冲控制器；所述分频器对外部时钟2Nfc进行二分频，产生频率相同、相位相差180°的两路频率信号f1和f2也输入给所述脉冲控制器；所述脉冲控制器根据计数值Nx，对频率信号f1、f2、2Nfc进行选择性输出，将产生的倍频信号fmul输入给所述除N计数器；所述除N计数器对脉冲控制器输出的倍频信号fmul进行N倍分频，产生与输入频率fi频率相同、相位一致的比较频率fcom；所述外部时钟2Nfc中的N为除N计数器的分频数，fc为环路中心频率，且fc≈fi，一种快速锁定的全数字锁相环的实现方法，其特征在于，通过持续插入外部时钟脉冲来改变比较频率的相位大小，包括以下步骤：1)通过鉴相器对输入频率fi和比较频率fcom进行鉴相，产生误差信号vo；2)通过相位误差计数器对误差信号vo进行计数，产生计数值Nx；3)通过分频器对外部时钟2Nfc进行二分频，产生频率相同、相位相差180°的两路频率信号f1和f2；4)脉冲控制器根据计数值Nx的大小和奇偶性，对频率信号f1、f2、2Nfc选择性输出，控制脉冲控制器输出的倍频信号fmul的输出状态，改变倍频信号fmul的频率大小，从而使分频后比较频率fcom的相位与输入频率fi一致；5)除N计数器对脉冲控制器输出的倍频信号fmul进行N倍分频，产生与输入频率fi频率相同、相位一致的比较频率fcom；所述外部时钟2Nfc中的N为环路中除N计数器的分频数，fc为环路中心频率，且fc≈fi，2(N-1)2N-1fi<fc<2N2N-1di.]]>所述步骤1)中，使用边沿触发鉴相器对输入频率fi与比较频率fcom进行鉴相，产生误差信号vo；所述误差信号vo为上升沿触发信号，在输入频率fi与比较频率fcom的上升沿进行触发，即当输入频率fi为上升沿时置位、比较频率fcom为上升沿时复位，否则其输出状态保持不变。所述步骤2)中，通过外部时钟2Nfc对误差信号vo的置位电平进行计数，得到计数值Nx，其范围为0≤Nx<2N，即当环路处于锁定状态时，计数值Nx＝0，当环路失锁时，计数值Nx为一个不超过相位误差容值2N的正整数。所述步骤4)中，环路为锁定状态时，Nx＝0，脉冲控制器的输出波形，即倍频信号fmul为f1或者是与f1反相的f2；环路失锁后，计数值Nx为一个正整数，脉冲控制器的输出状态发生改变，输出脉冲信号2Nfc；当输出Nx个脉冲信号后，判断Nx的奇偶性：Nx为偶数时，fmul为失锁前的输出波形，Nx为奇数时，fmul输出与失锁前反相的输出波形。所述步骤5)中，当输出波形fmul插入Nx个脉冲信号后，经过N分频，比较频率fcom的相位提前了πNx/N。本专利技术的技术效果如下：本专利技术提供的一种快速锁定的全数字锁相环及实现方法，针对传统的全数字锁相环，对可逆计数器和加减脉冲控制器部分进行改进，通过控制锁相环路外部时钟信号，可以在一个周期内完成锁相环的捕获，实现快速锁定，可用于对频率信号的相位锁定和倍频信号的产生，尤其是在对锁相速度要求高的电路设计中，本专利技术具有十分明显的优势。附图说明图1是传统的全数字锁相环原理示意图。图2是本专利技术的一种快速锁定的全数字锁相环原理示意图。图3是本专利技术鉴相器的输入输出时序图。图4a是本专利技术脉冲控制器在初始状态为f1、Nx为偶数时的输入输出波形图。图4b是本专利技术脉冲控制器在初始状态为f1、Nx为奇数时的输入输出波形图。图4c是本专利技术脉冲控制器在初始状态为f2、Nx为偶数时的输入输出波形图。图4d是本专利技术脉冲控制器在初始状态为f2、Nx为奇数时的输入输出波形图。图5a是本专利技术除N计数器在初始状态为f1、Nx为偶数时的输入输出波形图。图5b是本专利技术除N计数器在初始状态为f1、Nx为奇数时的输入输出波形图。图5c是本专利技术除N计数器在初始状态为f2、Nx为偶数时的输入输出波形图。图5d是本专利技术除N计数器在初始状态为f2、Nx为奇数时的输入输出波形图。具体实施方式以下结合附图对本专利技术的实施例进行进一步说明。如图2所示，是本专利技术的一种快速锁定的全数字锁相环原理示意图。一种快速锁定的全数字锁相环，包括鉴相器、相位误差计数器、分频器、脉冲控制器和除N计数器，鉴相器将输入频率fi和比较频率fcom进行鉴相，将产生的本文档来自技高网...

【技术保护点】
一种快速锁定的全数字锁相环，其特征在于，所述锁相环在一个周期内达到锁定状态；包括鉴相器、相位误差计数器、分频器、脉冲控制器和除N计数器，所述鉴相器将输入频率fi和比较频率fcom进行鉴相，将产生的误差信号vo输入给所述相位误差计数器；所述相位误差计数器对误差信号vo进行计数，产生计数值Nx输入给所述脉冲控制器；所述分频器对外部时钟2Nfc进行二分频，产生频率相同、相位相差180°的两路频率信号f1和f2也输入给所述脉冲控制器；所述脉冲控制器根据计数值Nx，对频率信号f1、f2、2Nfc进行选择性输出，将产生的倍频信号fmul输入给所述除N计数器；所述除N计数器对脉冲控制器输出的倍频信号fmul进行N倍分频，产生与输入频率fi频率相同、相位一致的比较频率fcom；所述外部时钟2Nfc中的N为除N计数器的分频数，fc为环路中心频率，且fc≈fi，

【技术特征摘要】
1.一种快速锁定的全数字锁相环，其特征在于，所述锁相环在一个周期内达到锁定状态；
包括鉴相器、相位误差计数器、分频器、脉冲控制器和除N计数器，所述鉴相器将输入频率
fi和比较频率fcom进行鉴相，将产生的误差信号vo输入给所述相位误差计数器；所述相位误差
计数器对误差信号vo进行计数，产生计数值Nx输入给所述脉冲控制器；所述分频器对外部时
钟2Nfc进行二分频，产生频率相同、相位相差180°的两路频率信号f1和f2也输入给所述脉
冲控制器；所述脉冲控制器根据计数值Nx，对频率信号f1、f2、2Nfc进行选择性输出，将产生
的倍频信号fmul输入给所述除N计数器；所述除N计数器对脉冲控制器输出的倍频信号fmul进行N倍分频，产生与输入频率fi频率相同、相位一致的比较频率fcom；所述外部时钟2Nfc中的N为除N计数器的分频数，fc为环路中心频率，且fc≈fi，2.一种快速锁定的全数字锁相环的实现方法，其特征在于，通过持续插入外部时钟脉冲
来改变比较频率的相位大小，包括以下步骤：
1)通过鉴相器对输入频率fi和比较频率fcom进行鉴相，产生误差信号vo；
2)再通过相位误差计数器对误差信号vo进行计数，产生计数值Nx；
3)通过分频器对外部时钟2Nfc进行二分频，产生频率相同、相位相差180°的两路频率
信号f1和f2；
4)脉冲控制器根据计数值Nx的大小和奇偶性，对频率信号f1、f2、2Nfc选择性输出，控
制脉冲控制器输出的倍频信号fmul的输出状态，改变倍频信号fmul的频率大小，从而使分频后
比较频率fcom的相位与输入频率fi一致；
5)除N计数器对脉冲控制器输出的倍频信号fmul进行N倍分频，产生与输入频率fi频率
相同、相位一致的比较频率fcom；
所述外部时钟2Nfc中的N为环路中除N计数器的分频数，fc为环路中心频率，且fc≈f...

【专利技术属性】
技术研发人员：颜晓军，李亚碌，游立，刘民，吴康，李君，
申请(专利权)人：北京东方计量测试研究所，
类型：发明
国别省市：北京;11