本发明专利技术公开了一种单片全数字锁相环，具体是：利用一片CPLD芯片，通过编程实现相互连接的高精度计数器模块、32位除法器模块、倍频信号发生器、信号分频器、测相位模块、相位补偿模块、计数补偿模块、接口控制模块，由此构成一种基于CPLD的单片全数字锁相环。本发明专利技术具有输入信号频带宽、倍频数值任意设定、倍频数值更改方便、相位锁定所需时间短和接口方式多等优点。
【技术实现步骤摘要】
本专利技术设及一种全新的基于CPLD(ComplexProgramm油IeLogicDevice)的单片 全数字锁相环及方法，实现对输入方波信号的锁相和任意倍频信号的输出。
技术介绍
阳00引复杂可编程逻辑器件（CPLD)，它是在PALGALEPLD等可编程器件的基本上进一 步发展的产物。它是作为作用的集成电路（ASIC)领域中的一种半定制电路而出现的，既解 决了定制电路的不足，又克服了原有可编程器件口电路数有限的缺点。 数字锁相环不仅继承了数字电路的可靠性高、体积小、价格低等优点，还解决了模 拟锁相环的直流零点漂移、器件饱和及易受电源和环境溫度变化等缺点，此外还具有对离 散样值的实时处理能力，已成为锁相技术发展的方向。而基于大规模可编程集成忍片的数 字锁相环可根据实际要求，充分利用器件资源，同时把一些相关的数字电路集成在一起，不 仅提高了系统的集成度和可靠性，降低了功耗，降低了成本，而且使电路性能明显得到改 善。 锁相环在电子和通信领域有着广泛的应用，如测试设备、空间遥测装置，频率合 成、数据调制-解调、时钟正反馈和调制/解调器等众多领域。传统的锁相环大多数是模拟 和数字电路的混合电路，运种电路存在对电路中电阻、电容的值敏感，锁相范围窄等缺陷。 本专利技术将CPLD器件用于锁相环电路是完全可行的。它去除了传统锁相环中的核 屯、部分：模拟比较器+压控震荡器，取而代之是信号周期测量+倍频信号跟踪，从而实现全 数字锁相环。其重要特征是单片CPLD忍片、纯数字编码设置，快速实现输入方波信号的倍 频和锁相。该方法能够精确稳定实现输入方波（频率范围0.IHz-lMHz)的任意倍频值的合 成信号输出（最高倍频值65535倍），倍频值可W预设，输出方波信号的锁相相位可W预设 为0°或者90°。该方法通过实际电路实测，验证了该全数字锁相环的性能完全达到设计 要求。
技术实现思路
本专利技术所要解决的主要技术问题是：基于CPLD器件，设计一种单片全数字锁相 环，对输入的方波信号实现锁相输出，并且实现对输入信号的任意倍频输出，解决传统的数 字锁相环在应用中倍频数不能任意、输入信号频率范围窄、锁相时间长、倍频信号周期不均 匀等缺点。 本专利技术解决其技术问题采用的技术方案是： 本专利技术提供的单片全数字锁相环，具体是：利用一片CPLD忍片，通过编程实现相 互连接的高精度计数器模块、32位除法器模块、倍频信号发生器、信号分频器、测相位模块、 相位补偿模块、计数补偿模块、接口控制模块，由此构成一种基于CPLD的单片全数字锁相 环。 所述的单片全数字锁相环，其对输入的方波信号实现锁相倍频输出，并且倍频数 可设置。 所述的单片全数字锁相环，其在50M系统时钟工作下，实现0.mz~IMHz输入方 波信号的稳定倍频。 所述的高精度计数器模块，采用50M系统时钟计数，实时更新在一个输入信号周 期内的计数值。 所述的32位除法器模块用Verilog语言描述，除数为预设的倍频数，被除数为高 精度计数器的计数值，通过逐级减法运算，实现32位的除法运算，得到商和余数。 所述的倍频信号发生器模块，根据32位除法器模块的运算结果，商值作为输出倍 频信号的翻转周期，余数作为翻转周期的微调值，从而得到倍频信号的输出。 所述的信号分频器对倍频信号进行等值分频，通过计数补偿模块比较分频信号与 输入信号的计数值对32位除法器的被除数进行误差补偿，组成一个锁频环路，使得输入信 号和分频信号周期相等，倍频信号稳定输出。 所述的相位补偿模块，根据测相位模块的测量值和所设置的相位锁相值90°或 0°，进行跟踪补偿。 所述的计数补偿模块，根据分频模块的测量值与输入信号的周期进行比较补偿， 从而实现输入信号与输出信号同频。 所述的接口控制模块，通过忍片引脚实现S种方式的倍频值设定，分别为：8位并 口总线传输，SPIS线传输，16位二进制编码值直接设置。 本专利技术与现有技术相比具有W下主要的优点： 1.输入信号频带宽： 在50M系统时钟工作下能够实现0.mz~IMHz输入方波信号的稳定倍频。 2.倍频数值任意： 在倍频信号最大频率允许情况下倍频值可W设定为0-65535倍。 3.倍频数值更改方便： 接口控制模块可实现=种方式的倍频值设定，分别为8位并口总线传输，SPI=线 传输，16位二进制编码值直接设置。 阳0巧]4.相位锁定所需时间短： 不管是改变输入信号的频率或者改变倍频数，该专利技术都可W快速的响应，完成锁 相和倍频。 5.锁相相位根据需要可W设置为90°或者0°。 6.接口方式多，适合各种应用。【附图说明】 图1是本专利技术的结构框图。 图2是实际电路标准的双列直插DIP-40封装引脚图。【具体实施方式】 本专利技术提供的基于CPLD的单片全数字锁相环，它去除了传统锁相环中的核屯、部 分"模拟比较器+压控震荡器"，取而代之是信号周期测量+倍频信号跟踪，从而实现全数字 锁相环。其重要特征是单片CPLD忍片、纯数字编码设置，快速实现输入方波信号的倍频和 锁相。该锁相环能够精确稳定实现输入方波（频率范围0.IHz-lMHz)的任意倍频值的合成 信号输出（最高倍频值65535倍），倍频值可W预设，输出方波信号的锁相相位可W预设为 0°或者90。。 下面结合实施例参照附图对本专利技术作进一步说明。 本专利技术提供的单片全数字锁相环当前第1页1 2 本文档来自技高网...
【技术保护点】
一种单片全数字锁相环，其特征是利用一片CPLD芯片，通过编程实现相互连接的高精度计数器模块、32位除法器模块、倍频信号发生器、信号分频器、测相位模块、相位补偿模块、计数补偿模块、接口控制模块，由此构成一种基于CPLD的单片全数字锁相环。
【技术特征摘要】
【专利技术属性】
技术研发人员：沈维聪，陈帅，肖伟翔，刘义菊，
申请(专利权)人：武汉理工大学，
类型：发明
国别省市：湖北;42
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