一种快速自适应全数字锁相环及其设计方法技术

本发明专利技术公开了一种快速自适应全数字锁相环及方法，该锁相环包括数字鉴相器、数字滤波器、数控振荡器和自适应控制器，其中数字鉴相器对输入信号ui与反馈到锁相环输入端的输出信号uo进行鉴相，并将反映输入与输出信号的相位误差信号e分别送给数字滤波器和自适应控制器，自适应控制器根据输入信号频率的变化和相位误差信号产生相应的控制信号c送数字滤波器，数字滤波器接收相位误差和控制信号后可实时改变其内部参数，并产生控制信号N，通过数控振荡器自动调节锁相环输出信号的频率和相位，使全数字锁相环能够实现快速锁定。

【技术实现步骤摘要】

本专利技术属于电子
，涉及。
技术介绍
近几年来，国内外学者针对各种不同的用途对全数字锁相环进行了广泛的研宄， 许多新颖的锁相环结构应运而生。同时，也对具备高性能和通用性的片内锁相环进行了深 入的的研宄。其中，比较具有代表性的研宄工作主要有：单长虹等人提出了一种具有自动 变模控制的快速全数字锁相环，其中的数字环路滤波器模数可以根据相位误差的大小进 行自动调节，实现对环路带宽的实时控制，有效地解决了捕捉速度和抗噪声性能之间的矛 盾；庞浩等人研宄了一种基于比例积分控制的ADPLL，并对环路性能及参数的选取进行了 详尽的分析，该锁相环具有静态相位误差小，易于硬件电路实现等特点；李亚斌等人提出了 一种自采样比例积分控制的全数字锁相环路，并分析了在频率突变时环路的性能，这种锁 相环在不同的锁频点具有几乎相同形式的传递函数，具有响应快、跟踪范围广等特点；卢 辉斌等人研宄了一种数字环路滤波器采用积分分离的PID控制的ADPLL，环路滤波器在反 馈信号上升沿对序列滤波器的输出值进行PID综合，综合值作为压控振荡器的控制信号来 实现相位的调整。这种结构的锁相环与基于PI控制算法的锁相环相比，具有更快的上升 时间，并且不增加超调量；肖帅等人设计了一种基于FPGA实现得可变模数ADPLL，环路通 过可变模分频器来改变中心频率，扩大了锁相范围，通过前馈模块进行鉴频调频，以此来提 高锁相速度；谭聪等人研宄了一种快速逼近型数字锁相环路，改进的快速逼近方法采用了 多层次延迟链结构，分粗调、细调、微调3级结构逐次进行延迟补偿。这种设计结构大大减 少了延迟链的数目和设计面积，可以实现20-200MHZ的锁频范围，且设计精度高达lOOps; JaehaKim等人在调研大量参考文献的基础上，重点结合了JohnG.Maneatis和Stefanos Sidiropoulos等人的研宄成果，给出了C0MS带宽自适应DLL和PLL的一般设计方法，并对 不同的实现方法中该一般性准则进行了验证，对带宽自适应锁相环路的设计具有重大指导 意义；Yawgeng等人设计了一种带宽自适应全数字锁相环，通过参数估算器来估算、调整数 字环路滤波器的参数，使环路自然振荡频率与输入频率《ref的比值以及阻尼因数G 始终保持为一个固定的常数。LianggeXu等人提出了一种基于高速可变相位累加器（VPA) 型的全数字锁相环，这种采用拓扑结构的可变相位累加器可以使关键路径采样时间达到 最小化，并减少了高频区域移位寄存器的逻辑单元数量，它使得VPA速率提高了大约60 %， 同时也减少了功率损耗和芯片占用面积。GengHim等人利用可变模分频器来代替脉冲加减 计数电路，使得锁相环路中心频率可调，由此来拓展ADPLL的工作频率带宽。 锁相环的环路带宽与锁相速度、捕获范围和抗扰性能密切相关，而且是相互矛盾 的。拓展环路带宽可以扩大捕获范围，加快锁相速度，提高锁相环的动态性能，但会增加相 位抖动、降低系统的抗扰性能，造成系统的稳定性能变差；反之，缩小环路带宽，可减小相位 抖动、提高系统的抗扰性能，增强系统的稳定性，但却使锁相环的捕获范围变窄，锁相速度 减慢。单独采用PID或PI控制方式，虽然可以改善系统的动态性能或静态性能，但由于它 不能实施动态控制，一旦设计完成后，其控制参数是固定不变的，设计时只能采取折中的方 案。因此，不能完全解决提高锁相环动态性能与增强稳态性能所存在的矛盾。 随着CMOS工艺的向前发展和系统集成度的不断提高，发展具备高性能和高通用 性的片内锁相环已经成为一种流行趋势，而目前所使用的全数字锁相环路尚不能解决锁相 速度、抗噪声能力和锁相范围之间的矛盾，无法满足实际工程系统的要求。鉴于以上情况， 本文提出了一种自适应控制和动态比例积分控制相结合的快速自适应全数字锁相环系统， 对所提出的锁相环路进行了详尽的理论分析，并通过计算机仿真技术对系统的各项性能进 行了验证，最后通过FPGA器件予以硬件电路实现。本专利技术的研宄对于探索设计具备高性能 的全数字锁相环，全面提升锁相环路的各项性能指标，促进锁相理论和锁相技术的发展，具 有很重要的学术价值和非常广阔的应用前景。
技术实现思路
为了克服现有技术中存在的缺陷，本专利技术提供一种快速自适应全数字锁相环及其 设计方法，该快速自适应全数字锁相环其中的基于时序状态转移逻辑的数字鉴相器可以进 行准确鉴相；自适应控制器模块，一方面，根据输入信号的频率以及鉴相误差的大小两个方 面对环路带宽进行实时调节，另一方面，当输入信号频率发生较大突变时，通过对滤波器参 数的初始置位，来改变环路的中心频率，以提高锁相环的锁相速度。 其技术方案如下： -种快速自适应全数字锁相环，包括数字鉴相器、数字滤波器、数控振荡器和自适 应控制器，其中数字鉴相器对输入信号ui与反馈到锁相环输入端的输出信号uo进行鉴相， 并将反映输入与输出信号的相位误差信号e分别送给数字滤波器和自适应控制器，自适应 控制器根据输入信号频率的变化和相位误差信号产生相应的控制信号c送数字滤波器，数 字滤波器接收相位误差和控制信号后可实时改变其内部参数，并产生控制信号N，通过数 控振荡器自动调节锁相环输出信号的频率和相位，使全数字锁相环能够实现快速锁定。 一种快速自适应全数字锁相环的设计方法，包括以下步骤： 步骤1 :确定快速自适应全数字锁相环的系统结构，包括数字鉴相器、数字滤波 器、自适应控制器和数控振荡器的电路结构； 步骤2 :采用EDA设计软件，利用VerilogHDL硬件描述语言分别对数字鉴相器、 数字滤波器、自适应控制器和数控振荡器进行编程设计； 步骤3 :将全数字锁相环的各组成部分连接起来进行系统设计； 步骤4 :对全数字锁相环进行系统仿真和验证； 步骤5 :将EDA设计软件所生成的配置文件通过编程器向FPGA下载，形成全数字 锁相环的硬件电路。 本专利技术的有益效果： 本专利技术在全数字锁相环中增加了自适应控制器，改进了数字鉴相器和数字滤波器 的电路结构，使锁相环能够根据输入信号频率的变化和输入输出信号相位差的变化，动态 调节控制参数，提高了锁相速度，拓展了锁相范围，增强了锁相系统的稳定性能，并有效解 决了提高锁相环动态性能与增强稳态性能所存在的矛盾。【附图说明】 图1为快速自适应全数字锁相环的结构示意图； 图2为数字鉴相器的结构图； 图3为自适应控制器与数字滤波器相结合的控制电路结构图； 图4为数字滤波器的电路结构图； 图5为同步移位上升沿检测模块； 图6为基于时序状态转移逻辑的数字鉴相器RTL级电路； 图7为基于时序状态转移逻辑的数字鉴相器鉴相波形仿真； 图8为测频模块结构图； 图9为初始置位模块的内部结构图； 图10为自动变模模块的内部结构图； 图11为调制器的组成结构； 图12为除N计数器式数控振荡器； 图13为除N计数器式数控振荡器的RTL级电路图； 图14为环路带宽随参考频率和相位误差的变化情况。【具体实施方式】 下面结合附图和【具体实施方式】对本专利技术的当前第1页1 2 3 本文档来自技高网...

【技术保护点】
一种快速自适应全数字锁相环，其特征在于，包括锁相环除数字鉴相器、数字滤波器、数控振荡器、自适应控制器，其中数字鉴相器对输入信号ui与反馈到锁相环输入端的输出信号uo进行鉴相，并将反映输入与输出信号的相位误差信号e分别送给数字滤波器和自适应控制器，自适应控制器根据输入信号频率的变化和相位误差信号产生相应的控制信号c送数字滤波器，数字滤波器接收相位误差和控制信号后可实时改变其内部参数，并产生控制信号N，通过数控振荡器自动调节锁相环输出信号的频率和相位，使全数字锁相环能够实现快速锁定。

【技术特征摘要】

【专利技术属性】
技术研发人员：单长虹，盛臻，朱立军，蒋小军，
申请(专利权)人：南华大学，单长虹，
类型：发明
国别省市：湖南;43