一种全数字锁相环制造技术

本发明专利技术公开了一种全数字锁相环包括鉴相模块、数字滤波器、数字控制振荡器和第一分频器；鉴相模块的输出端连接数字滤波器的输入端，用于将鉴相模块第一输入端接收到的参考时钟，与鉴相模块第二输入端接收到的反馈时钟进行相位比较，输出与参考时钟和反馈时钟的相位差呈正相关关系的数字信号；数字滤波器的输出端连接数字控制振荡器的输入端，用于将数字信号滤波后输出至数字控制振荡器，以控制数字控制振荡器以预设频率变化值调节输出时钟的频率，预设频率变化值与数字信号的数值大小正相关。本发明专利技术在没有增加锁相环带宽及额外支路的情况下，大幅减小了锁相环的相位锁定时间。

【技术实现步骤摘要】

本专利技术涉及数字锁相环
，尤其涉及一种全数字锁相环。
技术介绍
锁相环是一种利用参考时钟来产生一个以参考时钟为基准，进而获取其他频率的系统。锁相环的原理是对相位差做比较，来产生控制信号，当相位差在一定时间范围内不发生变化时，那么锁相环的输出时钟经过分频器后产生反馈时钟，反馈时钟相位也跟参考时钟一同变化，此时锁相环系统通过对相位的锁定来实现对频率的锁定。随着集成电路工艺的发展，越来越多的模拟电路正在被数字电路取代。数字电路具有集成性高、可移植性强和可靠性高等特点，这一系列的特点使得数字电路的开发周期变短，成本降低。因此传统的模拟锁相环也正在逐渐被全数字锁相环替代。传统的全数字锁相环包括开关式鉴相器、数字滤波器、数字控制振荡器以及由反相器构成的反馈回路。该全数字锁相环通过比较参考时钟和反馈时钟的相位差，产生一个控制信号，该控制信号通过数字滤波器后控制数字控制振荡器，数字控制振荡器产生的频率经过分频器后使得环路成为一个负反馈系统。当参考时钟与反馈时钟的相位差在一定周期范围内维持0时，这就意味着在一定周期内这两个频率没有造成相位差变化，进而可以确定这两个频率值也相当。当反馈时钟与参考时钟相等时，锁相环的输出时钟的频率为参考时钟的频率乘以分频器的倍数。但开关式鉴相器只提供简单的相位靠前或者靠后的信息，由于开关式鉴相器的输出位数有限，因此锁相环的相位锁定需要大量的时间。为减小锁相环的相位锁定时间，可以该单一环路锁相环的带宽，但是高带宽会降低锁相环对噪声的抵抗能力，增加输出时钟的频率抖动，降低整个系统的稳定性。因而，传统的方法是增加一个频率检测支路来减小锁定时间，但是额外的支路需要增加系统的复杂度，且消耗大量的额外功耗。
技术实现思路
有鉴于此，本专利技术的目的是提出一种全数字锁相环，以在没有增加锁相环带宽及额外支路的情况下，大幅减小锁相环的相位锁定时间。为实现上述目的，本专利技术采用如下技术方案：本专利技术实施例提供了一种全数字锁相环，包括鉴相模块、数字滤波器、数字控制振荡器和第一分频器；所述鉴相模块的输出端连接所述数字滤波器的输入端，用于将所述鉴相模块第一输入端接收到的参考时钟，与所述鉴相模块第二输入端接收到的反馈时钟进行相位比较，输出与所述参考时钟和所述反馈时钟的相位差呈正相关关系的数字信号，其中，所述反馈时钟为所述数字控制振荡器输出的输出时钟经所述第一分频器后的时钟；所述数字滤波器的输出端连接所述数字控制振荡器的输入端，用于将所述数字信号滤波后输出至所述数字控制振荡器，以控制所述数字控制振荡器以预设频率变化值调节输出时钟的频率，使反馈时钟的相位调节至所述参考时钟的相位，其中，所述预设频率变化值与所述数字信号的数值大小正相关；所述数字控制振荡器的输出端连接所述第一分频器的输入端；所述第一分频器的输出端连接所述鉴相模块的第二输入端。进一步地，所述数字信号包括第一预设位数的高位数字信号和第二预设位数的低位数字信号；所述数字滤波器的输出端包括高位输出端和低位输出端；所述数字控制振荡器的输入端包括高位输入端和低位输入端；所述数字滤波器的高位输出端与所述数字控制振荡器对应的高位输入端连接，所述数字滤波器的低位输出端与所述数字控制振荡器对应的低位输入端连接。进一步地，还包括第二分频器和三角积分调制器；所述第二分频器连接在所述数字控制振荡器和所述第一分频器之间，所述第二分频器的输出端连接所述三角积分调制器的触发端；所述三角积分调制器连接在所述数字滤波器的低位输出端与所述数字控制振荡器的低位输入端之间，用于对所述第二预设位数的低位数字信号的数值进行积分取平均值。进一步地，所述鉴相模块包括多输出开关式鉴相器或时间数字转换器。进一步地，所述鉴相模块包括多输出开关式鉴相器时，所述多输出开关式鉴相器包括鉴相器，用于比较所述参考时钟与所述反馈时钟的相位，得到时间指示信号，并将所述时间指示信号传输给时间逻辑选择模块；连接于所述鉴相器的时间逻辑选择模块，用于根据所述时间指示信号，从所述参考时钟与所述反馈时钟中，选出上升沿先到的时钟传输至多个时间延迟模块的第一输入端，选出上升沿后到的时钟传输至所述多个时间延迟模块的第二输入端；并列连接于所述时间逻辑选择模块的多个时间延迟模块，用于对从第一输入端输入的时钟进行不同的时间延迟；对应连接于所述多个时间延迟模块的多个数字信号输出模块，用于根据参考时钟和反馈时钟的上升沿到来的先后顺序，输出对应的数字信号。进一步地，所述数字信号输出模块包括D触发器或判定器。本专利技术的有益效果是：本专利技术提供的全数字锁相环，采用的鉴相模块可以给数字滤波器提供足够位数的数字信号，在参考时钟与反馈信号相位相差较大时，鉴相模块输出的高位数字信号得到重复利用，增加了进入数字滤波器的数值，等效于临时增加环路的带宽，进而使参考时钟与反馈信号的相位差快速减少，降低了锁相环的相位锁定时间。附图说明下面将通过参照附图详细描述本专利技术的示例性实施例，使本领域的普通技术人员更清楚本专利技术的上述及其他特征和优点，附图中：图1是本专利技术实施例一提供的全数字锁相环的结构示意图；图2a是本专利技术实施例一提供的开关式鉴相器的时间输入与数字输出的关系示意图；图2b是本专利技术实施例一提供的时间数字转换器的时间输入与数字输出的关系示意图；图2c是本专利技术实施例一提供的多输出开关式鉴相器的时间输入与数字输出的关系示意图；图3是本专利技术实施例二提供的全数字锁相环的结构示意图；图4是本专利技术实施例二提供的多输出开关式鉴相器的结构示意图；图5a是本专利技术实施例二提供的判定器中判定单元的电路图；图5b是本专利技术实施例二提供的判定器中锁存单元的电路图；图6是本专利技术实施例二提供的判定器的输入输出波形图。具体实施方式下面结合附图并通过具体实施方式来进一步说明本专利技术的技术方案。可以理解的是，此处所描述的具体实施例仅仅用于解释本专利技术，而非对本专利技术的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本专利技术相关的部分而非全部结构。实施例一图1是本专利技术实施例一提供的全数字锁相环的结构示意图。如图1所示，该全数字锁相环可包括鉴相模块1、数字滤波器2、数字控制振荡器3和第一分频器4。其中，鉴相模块1的输出端连接数字滤波器2的输入端，用于将鉴相模块1第一输入端接收到的参考时钟，与鉴相模块1第二输入端接收到的反馈时钟进行相位比较，输出与参考时钟和反馈时钟的相位差呈正相关关系的数字信号，其中，反馈时钟为数字控制振荡器3输出的输出时钟经第一分频器后的时钟；数字滤波器2的输出端连接数字控制振荡器3的输入端，用于将数字信号滤波后输出至数字控制振荡器3，以控制数字控制振荡器3以预设频率变化值调节输出时钟的频率，使反馈时钟的相位调节至参考时钟的相位，其中，预设频率变化值与数字信号的数值大小正相关；数字控制振荡器3的输出端连接第一分频器4的输入端；第一分频器4的输出端连接鉴相模块1的第二输入端。传统的锁相环中，鉴相模块一般为开关式鉴相器，但开关式鉴相器只提供简单的相位靠前或者靠后的信息(参见图2a)，由于开关式鉴相器的输出位数有限，因此锁相环的相位锁定需要大量的时间。本实施例中，鉴相模块1可包括多输出开关式鉴相器或时间数字转换器。参考时钟与反馈时钟的相位经过多输出开关式鉴相器进行对比后，输出与相位差呈非线性正相关关系的本文档来自技高网...

【技术保护点】
一种全数字锁相环，其特征在于，包括鉴相模块、数字滤波器、数字控制振荡器和第一分频器；所述鉴相模块的输出端连接所述数字滤波器的输入端，用于将所述鉴相模块第一输入端接收到的参考时钟，与所述鉴相模块第二输入端接收到的反馈时钟进行相位比较，输出与所述参考时钟和所述反馈时钟的相位差呈正相关关系的数字信号，其中，所述反馈时钟为所述数字控制振荡器输出的输出时钟经所述第一分频器后的时钟；所述数字滤波器的输出端连接所述数字控制振荡器的输入端，用于将所述数字信号滤波后输出至所述数字控制振荡器，以控制所述数字控制振荡器以预设频率变化值调节输出时钟的频率，使反馈时钟的相位调节至所述参考时钟的相位，其中，所述预设频率变化值与所述数字信号的数值大小正相关；所述数字控制振荡器的输出端连接所述第一分频器的输入端；所述第一分频器的输出端连接所述鉴相模块的第二输入端。

【技术特征摘要】
1.一种全数字锁相环，其特征在于，包括鉴相模块、数字滤波器、数字控制振荡器和第一分频器；所述鉴相模块的输出端连接所述数字滤波器的输入端，用于将所述鉴相模块第一输入端接收到的参考时钟，与所述鉴相模块第二输入端接收到的反馈时钟进行相位比较，输出与所述参考时钟和所述反馈时钟的相位差呈正相关关系的数字信号，其中，所述反馈时钟为所述数字控制振荡器输出的输出时钟经所述第一分频器后的时钟；所述数字滤波器的输出端连接所述数字控制振荡器的输入端，用于将所述数字信号滤波后输出至所述数字控制振荡器，以控制所述数字控制振荡器以预设频率变化值调节输出时钟的频率，使反馈时钟的相位调节至所述参考时钟的相位，其中，所述预设频率变化值与所述数字信号的数值大小正相关；所述数字控制振荡器的输出端连接所述第一分频器的输入端；所述第一分频器的输出端连接所述鉴相模块的第二输入端。2.根据权利要求1所述的全数字锁相环，其特征在于，所述数字信号包括第一预设位数的高位数字信号和第二预设位数的低位数字信号；所述数字滤波器的输出端包括高位输出端和低位输出端；所述数字控制振荡器的输入端包括高位输入端和低位输入端；所述数字滤波器的高位输出端与所述数字控制振荡器对应的高位输入端连接，所述数字滤波器的低位输出端与所述数字控制振荡器对应的低位输入端连接。3.根据权利要求2所述的全数字锁相环，其特征...

【专利技术属性】
技术研发人员：黄奇伟，詹陈长，
申请(专利权)人：南方科技大学，
类型：发明
国别省市：广东;44