相位频率检测器制造技术

本发明专利技术提供一种相位频率检测器，包含至少一个第一触发器及至少一个第二触发器，用以分别提供因应第一时钟信号的上升及第二时钟信号的下降信号；第一及第二延迟元件，耦接于该至少一个第一及第二触发器，其中该第一延迟元件提供多个延迟的上升脉冲，该第二延迟元件提供多个延迟的下降脉冲；第一及第二门，用以分别接收该多个延迟的上升及下降脉冲，并输出至其他电路以提供增加的增益。本发明专利技术提供具有良好性能的减少锁定时间的解决方案，对于相位锁定回路，通过采用一个或多个触发器、延迟元件及先进的电路技术的各种电路设置，藉由增加相位频率检测器及充电泵增益来为锁相环电路提供满意的性能且无需大量的封装面积。

【技术实现步骤摘要】

】本专利技术关于锁相环(phase lock loop，PLL)电路的有效使用，尤其关于一种相位频率检测器(phase frequency detector, PFD)。【
技术介绍
】锁相环电路是提供给压控振荡器(voltage controlled oscillator，VC0)及相位/频率检测器的电子电路，该压控振荡器和相位/频率检测器产生一输出信号，该输出信号的相位与至该锁相环的一输入信号的相位有关。通常，锁相环试图藉由一反馈回路基于相位频率检测器的控制信号来调整压控振荡器的频率，以在输入信号相位与输出信号相位之间提供相位匹配(phase matching)。针对频率合成器(frequency synthesis)，锁相环可通过追踪输入信号的频率提供解调制，或者锁相环可产生为输入信号的频率的倍数(multiple)的一频率。锁相环电路应用于各种电子设备中，包括收音机、电脑、通信设备及其他电子应用如微处理器中。锁相环电路被广泛用于同步(synchronizat1n)的目的。在数字无线通信系统(digital wireless communicat1n system)应用中的锁相环电路用以提供本地振荡器(local oscillator)，以用于在微处理器应用中发送(transmiss1n)期间的上转换(up-convers1n)及接收(recept1n)期间的下转换(down-convers1n)。锁相环电路也可提供至分配(distributing)时钟脉冲(clock pulse)。图1为一锁相环倍频电路(frequency multiple circuit) 100的方块示意图。输入参考信号(频率参考输入)110用于相位频率检测器120的一第一输入。相位频率检测器120的一第二输入接收一计数器(counter) 120的信号输出115。在平衡运作(balancedoperat1n)中，输入参考信号110的频率与计数器输出115大致接近。相位频率检测器120提供一输出125至一回路滤波器(loop filter) 130，该输出125的电压与相位频率检测器120两个信号输入(110，115)间的相位差成比例。回路滤波器130通常决定锁相环的动态特性并提供一控制信号135至压控振荡器140。理想上，压控振荡器140提供一输出145，其频率为频率参考输入的N倍，其在150作为锁相环的频率输出。N在此及后续说明书中定义为整数。压控振荡器输出145也提供至计数器120。图2为另一锁相环电路200的方块示意图。在电路200中，一输入参考信号210提供至相位频率检测器220的一第一输入。相位频率检测器的一第二输入由计数器290的计数输出291提供。如图2，相位频率检测器220比较两个输入信号(210，291)并产生与两个输入信号(210，291)的相位差成比例的输出上升脉冲(up pulse) 225以及输出下降脉冲(down pulse)226。输出脉冲(225，226)为提供至充电栗230的输入，并且作为充电栗的控制开关以调整流进或流出该充电栗的一电容器的电流，有效地导致电容器上的电压增加或降低，其中传递的电荷依赖于相位差。通常在锁相环设计中的充电栗以集成电路(integrated-circuit，1C)技术来构造，包括上拉(pull-up)晶体管、下拉(pull-down)晶体管及片上(on-chip)电容器。充电栗的输出235更好地(preferably)传递(pass to)至一回路滤波器(例如，低通滤波器)240，该低通滤波器240接着被用于调整(tune)或驱动(drive)压控振荡器250以产生作为至计数器290的反馈(例如一负反馈回路(negativefeedback loop))的一输出信号频率260。在操作上，如果输出相位漂移(drift)，相位频率检测器的输出信号便会增加，则在相反的方向驱动压控振荡器相位，以导致相位漂移的减少。类似的，如果相位超前输入参考信号，相位频率检测器改变至压控振荡器的控制信号以减缓压控振荡器下降。因此，输出相位指的是与输入参考信号的相位锁定(locked)。提高锁相环电路的性能需要减少锁定所需的时间，而不在噪声或频宽限制(frequency breadth limitat1n)上牺牲性能。各种实现此目标的方法已经被提出，包括通过一因子(factor)N增加充电栗电流，同时通过因子sqrt(N)减少回路滤波器零电阻(zero-resistor)。然而，这些带宽延伸的方法通常要求增加(boost)充电栗增益，从而需要额外的及大量的(significant)电路面积。因此，需要一种提供减少的锁定时间的解决方案，通过增加相位频率检测器及充电栗增益来为锁相环电路提供满意的性能且无需大量的封装面积。此外，该解决方案可适用于整数分频(integer-N)锁相环及小数分频(fract1nal-N)锁相环，以在现代通信系统中获得广泛的应用。【
技术实现思路
】有鉴于此，本专利技术实施例提供一种相位频率检测器。在一实施例中，本专利技术提供一相位频率检测器，包含至少一个第一触发器用以提供因应一第一时钟信号的一上升信号；一第一延迟元件耦接于该至少一个第一触发器，其中该第一延迟元件提供多个延迟上升脉冲；至少一个第二触发器用以提供因应一第二时钟信号的一下降信号；一第二延迟元件耦接于该至少一个第二触发器，其中该第二延迟元件提供多个延迟下降脉冲；一第一门用以接收该多个延迟上升脉冲；以及一第二门用以接收该多个延迟下降脉冲；其中该延迟上升脉冲及延迟下降脉冲输出至其他电路以提供增加的增益。在另一实施例中，本专利技术提供另一相位频率检测器，包含一延迟元件，因应一参考时钟信号，被设置为提供多个延迟的参考脉冲；一反馈分频器元件，因应一输入时钟信号以及一分频器输入，被设置为提供多个分频时钟脉冲；一第一门核心电路及一第二门核心电路，因应该多个延迟的参考脉冲及该多个分频时钟脉冲并被设置为提供多个上升脉冲及多个下降脉冲至其他电路。上述相位频率检测器藉由增加相位频率检测器及充电栗的增益来为锁相环电路提供减少的锁定时间且无需大量的封装面积。【【附图说明】】图1为一传统的锁相环倍频器电路的方块示意图；图2为另一传统的锁相环电路的方块不意图；图3A为依据本专利技术一实施例的一相位频率检测器电路的示意图；图3B为依据本专利技术图3A的相位频率检测器电路的一时序图；图4A为依据本专利技术一实施例具有多个触发器(flip-flop)的一相位频率检测器电路的不意图；图4B为依据本专利技术图4A的相位频率检测器电路的一时序图；图5A为依据本专利技术一实施例具有延迟的参考脉冲的一相位频率检测器电路的示意图；图5B为依据本专利技术图5A的相位频率检测器电路的一时序图；图当前第1页1 2 3 4 本文档来自技高网...

【技术保护点】
一种相位频率检测器，其特征在于，包含有：一延迟元件，因应一参考时钟信号，被设置为提供多个延迟的参考脉冲；一反馈分频器元件，因应一输入时钟信号以及一分频器输入，被设置为提供多个分频时钟脉冲；一第一门核心电路及一第二门核心电路，因应该多个延迟的参考脉冲及该多个分频时钟脉冲并被设置为提供多个上升脉冲及多个下降脉冲至其他电路。

【技术特征摘要】
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【专利技术属性】
技术研发人员：薛育理，詹景宏，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：中国台湾;71