控制数字锁相环（DPLL）中的功率消耗的系统和方法技术方案

本发明专利技术涉及控制数字锁相环(DPLL)中的功率消耗的系统和方法。一种设备包含可编程频率装置，所述可编程频率装置适于产生选自一组相异频率时钟的参考时钟，其中所述可编程频率装置进一步适于在所述相异频率时钟之间切换时维持所述参考时钟的触发沿的相同时间关系。所述设备进一步包含例如数字锁相环(DPLL)的锁相环(PLL)，所述锁相环(PLL)使用所述选定参考时钟以建立输入信号与输出信号之间的预定相位关系。通过在相异频率时钟之间切换时维持所述参考时钟的大体上相同的时间关系，在改变所述参考时钟的同时未显著地干扰所述锁相环(PLL)的连续且有效的操作。此可用以控制所述设备的功率消耗。

【技术实现步骤摘要】
分案申请的相关信息本案是分案申请。该分案的母案是申请日为2009年4月29日、申请号为200980115288.4、专利技术名称为“控制数字锁相环(DPLL)中的功率消耗的系统和方法”的专利技术专利申请案。
本专利技术大体上涉及锁相环(PLL)，且特定来说，涉及一种控制数字锁相环(DPLL)中的功率消耗的系统和方法。
技术介绍
通信装置通常包括用于同步地将信号发射到其它远程通信装置和从其它远程通信装置接收信号的本机振荡器(LO)。通常，经由经界定的频率信道而发送或接收这些信号。为了选择特定频率信道，通常改变LO的频率，以便经由选定信道而适当地发射或接收信号。通常，使用例如数字锁相环(DPLL)的锁相环(PLL)以执行LO频率的改变。典型的DPLL包括若干数字装置，例如，输入累加器、低通滤波器(LPF)(通常被称为“环滤波器”)、数字控制振荡器(DCO)、DCO累加器、时间-数字转换器(TDC)和其它数字装置。这些数字装置中的一些使用参考时钟以执行其既定功能。举例来说，输入累加器使用参考时钟以产生指示到DPLL的输入信号的相位和频率的信号。而且，DCO累加器和TDC使用参考时钟以产生指示DCO的输出信号的相位和频率的信号。此类数字装置的功率消耗通常与参考时钟的频率成比例或正相关。因此，DPLL在参考时钟的频率相对较高时消耗较多功率，且在参考时钟的频率相对较低时消耗较少功率。通常，使用此类DPLL的通信装置为使用有限功率供应(例如，电池)以连续操作的便携式装置。为了延长此类通信装置的连续操作，优选使所述装置在无论何时可能时在低功率模式中操作。此可被实现的一种方式是通过在通信装置不需要在高性能模式中操作时降低参考时钟的频率。改变参考时钟的频率的一个问题为：其应在不显著地影响DPLL的环控制的情况下进行。已开发出允许在不显著地影响DPLL的环控制的情况下改变参考时钟的频率的现有方法。然而，这些方法通常花费大量时间来执行频率改变和再锁定操作，其在许多应用中可能为不可接受的。
技术实现思路
本专利技术的一方面涉及一种设备，所述设备包含可编程频率装置，可编程频率装置适于产生选自一组相异频率时钟的参考时钟，其中可编程频率装置进一步适于在相异频率时钟之间切换时维持参考时钟的触发沿的相同的时间关系。所述设备进一步包含例如数字锁相环(DPLL)的锁相环(PLL)，锁相环(PLL)使用选定参考时钟以建立输入信号与输出信号之间的预定相位关系。通过在相异频率时钟之间切换时维持参考时钟的大体上相同的时间关系，在改变参考时钟的频率的同时未显著地干扰锁相环(PLL)的连续且有效的操作。此可用以控制设备的功率消耗。在本专利技术的又一方面中，可编程频率装置包含相异频率时钟的源，源可包含适于由原始参考时钟驱动的级联式触发器链。在又一方面中，可编程频率装置包含电路，所述电路适于异步地接收指示针对参考时钟的在相异频率时钟中的选择的输入频率选择控制信号，且同步地产生致使在特定时间处选择参考时钟的输出频率选择控制信号。在再一方面中，在相异频率时钟中的一者(例如，具有最长周期的时钟)的一周期内产生一次输出频率选择控制信号。在另一方面中，响应于相异频率时钟处于预定逻辑电平(例如，全高或全低)而产生输出频率选择控制信号。当结合附图来考虑时，本专利技术的其它方面、优点和新颖特征将从本专利技术的以下详细描述而变得显而易见。附图说明图1说明根据本专利技术的一方面的示范性数字锁相环(DPLL)的框图。图2说明根据本专利技术的另一方面的示范性可编程频率装置的示意图。图3说明在根据本专利技术的另一方面的示范性可编程频率装置内所产生的示范性信号的时序图。图4说明根据本专利技术的另一方面的示范性通信装置的框图。图5说明控制根据本专利技术的另一方面的示范性通信装置中的功率消耗的示范性方法的流程图。具体实施方式图1说明根据本专利技术的一方面的示范性数字锁相环(DPLL)100的框图。总之，DPLL允许在不显著地影响DPLL的环控制的情况下用于功率消耗目的的参考时钟的频率的可编程性。DPLL通过确保当参考时钟频率改变时参考时钟的触发沿的时序大体上不改变而执行此过程。如先前所论述，当参考时钟的频率大体上减小时，DPLL可置于低功率模式中。相反地，当参考时钟的频率大体上增加时，DPLL可置于高功率模式中。特定来说，DPLL包含可编程频率装置102、输入累加器104、第一求和装置106、低通滤波器(LPF)或环滤波器108、数字控制振荡器(DCO)110、时间-数字转换器(TDC)112、DCO累加器114、锁存器116、第二求和装置118和频率控制器120。可编程频率装置102接收原始参考时钟REF_IN且基于输入控制信号ENABLE和DIVIN_<1:0>而产生输出参考时钟REFOUT。ENABLE信号实现基于频率选择控制信号DIVIN_<1:0>而改变参考时钟频率的功能。举例来说，如果减活或未断言ENABLE信号，则可编程频率装置102仅将原始参考信号REF_IN传递到其输出(例如，)。另一方面，如果激活或断言ENABLE信号，则可编程频率装置102产生具有与原始参考时钟REF_IN的频率相关且基于频率选择控制信号DIVIN_<1:0>的频率的输出参考时钟REFOUT。举例来说，如果DIVIN_<1:0>为00，则可编程频率装置102将原始参考时钟REF_IN的频率除以一(1)倍以产生输出参考时钟REFOUT(例如，)。如果DIVIN<1:0>为01，则可编程频率装置102将原始参考时钟REF_IN的频率除以二(2)倍以产生输出参考时钟REFOUT(例如，)。如果DIVIN_<1:0>为11，则可编程频率装置102将原始参考时钟REF_IN的频率除以四(4)倍以产生输出参考时钟REFOUT(例如，)。而且，如果DIVIN_<1:0>为10，则可编程频率装置102将原始参考时钟REF_IN的频率除以八(8)倍以产生输出参考时钟REFOUT(例如，)。如先前所论述，可编程频率装置102以触发沿的时序或时间关系大体上不会随着频率的改变而改变的方式来执行频率的改变。此防止或减少DPLL 100的环控制中的破坏的可能性。可编程频率装置102还适于异步地接收输入频率选择控制信号DIVIN_<1:0>，且同步地产生指令DPLL 100的具有选定频率的其它模块用于输出参考时钟REFOUT的输出频率选择控制信号DIVRO_<1:0>。输入累加器104接收PLL输入和输出参考时钟REFOUT，且产生输入相位信号。本质上，输入累加器104包含通过PLL输入所规定的数目而对输出参考信号的周期进行计数的计数器。举例来说，如果PLL输入为10，则计数器通过10(例如，0、10、20、30，等等)进行计数。PLL输入规定DCO输出的频率与输出参考时钟REFOUT的频率的比率。举例来说，如果输出参考时钟REFOUT的频率为100MHz且PLL输入为10，则DCO输出的频率(当环经锁定时)处于大约1GHz。如果频率选择控制信号DIVRO_<1:0>为00，则输入累加器104通过1x PLL输入而对输出参考时钟REFOUT的周期进行计本文档来自技高网...

【技术保护点】
一种用于提供输出参考时钟的方法，其包含：产生时序信号，所述时序信号是输入参考时钟的延迟版本，其中至少一个数字延迟元件用于延迟所述输入参考时钟；在第一步中，从一组相异频率时钟选择第一时钟，其中所述相异频率时钟通过对所述输入参考时钟进行分频而产生；使用所述时序信号对所选择的第一时钟进行时钟输出以作为所述输出参考时钟；在第二步中，从所述组相异频率时钟选择第二时钟，其中所述第一时钟的第一频率与所述第二时钟的第二频率不同；以及使用所述时序信号对所选择的第二时钟进行时钟输出以作为所述输出参考时钟。

【技术特征摘要】
2008.04.29 US 12/111,5411.一种用于提供输出参考时钟的方法，其包含：产生时序信号，所述时序信号是输入参考时钟的延迟版本，其中至少一个数字延迟元件用于延迟所述输入参考时钟；在第一步中，从一组相异频率时钟选择第一时钟，其中所述相异频率时钟通过对所述输入参考时钟进行分频而产生；使用所述时序信号对所选择的第一时钟进行时钟输出以作为所述输出参考时钟；在第二步中，从所述组相异频率时钟选择第二时钟，其中所述第一时钟的第一频率与所述第二时钟的第二频率不同；以及使用所述时序信号对所选择的第二时钟进行时钟输出以作为所述输出参考时钟。2.根据权利要求1所述的方法，其进一步包含接收用于选择所述第二时钟作为所述参考时钟的第一频率选择控制信号，其中响应于所述第一频率选择控制信号而执行选择所述第二时钟作为所述参考时钟。3.根据权利要求2所述的方法，其中接收所述第一频率选择控制信号包含异步地接收所述第一频率选择控制信号，且所述方法进一步包含产生第二频率选择控制信号，且进一步其中响应于所述第二频率选择控制信号而执行选择所述第二时钟作为所述参考时钟。4.根据权利要求3所述的方法，其中产生所述第二频率选择控制信号包含在所述相异频率时钟中的一者的一周期内产生一次所述第二频率选择控制信号。5.根据权利要求3所述的方法，其中产生所述第二频率选择控制信号包含响应于所述相异频率时钟处于预定逻辑电平而产生所述第二频率选择控制信号。6.根据权利要求1所述的方法，其中提供所述第一和第二时钟作为所述参考时钟包含将所述参考时钟提供到锁相环(PLL)。7.一种用于提供输出参考时钟的设备(200)，其包含：用于产生时序信号的装置...

【专利技术属性】
技术研发人员：孙博，加里·约翰·巴兰坦，居坎瓦尔·辛格·萨霍塔，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国;US