用于时钟信号生成的系统及方法技术方案

时钟信号生成系统(10)包括被布置成提供具有可选择的第一时钟速率的第一时钟信号的时钟信号生成电路(12);被连接用于接收所述第一时钟信号并且被布置成根据分配因子生成从所述第一时钟信号生成具有恒定的时钟速率并且与所述第一时钟信号同步第二时钟信号的分配器电路(14);以及当不同的第一时钟速率被选择的时候被连接到所述分配器电路并且被布置成改变所述分配因子以保持所述第二时钟速率恒定并且所述第二时钟信号与所述第一时钟信号同步控制器模块(16)。

【技术实现步骤摘要】
【国外来华专利技术】用于时钟信号生成的系统及方法
本专利技术涉及时钟信号生成系统和用于时钟信号生成的方法。
技术介绍
降低电子系统功耗是例如具有现代交通工具的汽车电子系统发展的重要方面。降低功耗的一种典型方法就是例如通过应用电源门控技术临时性地关闭一些系统或部分系统。另一种方法就是当处于运行模式的时候，也就是说，当电子系统不能被安全关闭的时候降低功耗。例如，现代汽车电子控制单元(ECU)的功耗也可以在运行模式中通过降低时钟频率，即应用于ECU或例如ECU的微控制器上的时钟速率被降低。这可以通过给微控制器内核提供时钟频率来实现，根据该微控制器所实施的任务的不同，该时钟频率可以是可变的或者是可以选择的。改变应用于微控制器内核的时钟速率可能通常也会改变应用于外围组件，例如，串行接口、定时器、模-数转换器等等的时钟信号的时钟速率。如果外围组件可以需要恒定的，即固定不变的时钟速率，附加时钟生成电路可能给外围组件提供时钟信号。为了允许与应用于微控制器内核的时钟信号同步，同步装置逻辑电路可以被使用。美国专利申请公开US2005/184773A1提出了一种时钟生成电路，其通过PLL生成第一时钟信号PLLout。借助于频率分配，从第一时钟信号PLLout生成第二时钟信号CCLK或SCLK。通过使用控制寄存器330控制PLL的分配比率，可以改变第一时钟信号PLLout的时钟频率。控制寄存器也可以用来改变频率分配器的分配数X和M，以设置第二时钟信号CCLK或SCLK的时钟频率。欧洲专利申请公开EP1953918A1公开了一种PLL控制电路，其接收第一时钟信号REFclk，并且使用频率调节电路和PLL来从它生成第二时钟信号PLLclk。所述频率调节电路包括：频率测量电路，所述频率测量电路被布置成测量所述第一时钟信号REFclk的时钟频率；以及，M、N设置电路，所述M、N设置电路被布置成，当第一时钟信号REFclk的时钟频率变化时，保持第二时钟信号PLLclk的时钟频率恒定。
技术实现思路
正如附属权利要求中所描述的，本专利技术提供了一种时钟信号生成系统和一种用于时钟信号生成的方法。本专利技术的具体实施例在附属权利要求中被陈述。根据下文中描述的实施例，本专利技术的这些或其它方面将会很明显并且被阐述。附图说明根据附图，仅仅通过举例的方式，本专利技术的进一步细节、方面和实施例将被描述。在附图中，类似的符号被用于表示相同的或功能相似的元素。为了简便以及清晰，附图中的元素不一定按比率绘制。图1示意性地显示了时钟信号生成系统的实施例的例子。图2示意性地显示了使用小数分配器来说明时钟信号生成的图。图3示意性地显示了一种用于时钟信号生成的方法的实施例的例子。具体实施方式由于本专利技术说明的实施例可能大部分是通过使用本领域所属技术人员所熟知的电子元件和电路被实施，细节不会在比所说明的认为有必要的程度大的任何程度上进行解释。对本专利技术基本概念的理解以及认识是为了不混淆或偏离本专利技术所教之内容。参照图1，图1示意性地显示了时钟信号生成系统的一个实施例的例子。所显示的时钟信号生成系统10包括被布置成提供具有可选择的第一时钟速率的第一时钟信号的时钟信号生成电路12；分配器电路14，被连接用于接收所述第一时钟信号并且被布置成根据分配因子从所述第一时钟信号生成具有恒定的时钟速率并且与所述第一时钟信号同步的第二时钟信号；以及控制器模块16，当不同的第一时钟速率被选择的时候，所述控制器模块16被连接到所述分配器电路并且被布置成改变所述分配因子，以保持所述第二时钟速率恒定以及所述第二时钟信号与所述第一时钟信号的同步。在电子产品中，特别是同步数字电路，时钟信号可以是一种在高态和低态之间振荡的特定类型的信号并且可以被用于电路的触发动作。例如，从低态到高态的转换可以以时钟信号的上升沿为特征，以及从高态到低态的转换可以以相应时钟信号的下降沿为特征。在其它实施例中，例如状态转换的相反定义可能适用。当以相对相位角的重复序列振荡的时候，时钟信号可以被认为是同步。如果频率之间存在整数关系，则同步可以被应用，以便时钟信号在连续周期共享相位角的重复序列。例如，当第二时钟信号的上升沿或下降沿对应于同时发生的第一时钟信号的上升沿或下降沿的时候，具有时钟速率低于第一时钟信号的时钟速率的第二时钟信号可以被认为与第一时钟信号同步或等步。以及时钟生成系统10的分配器电路14可以例如被布置成通过提供对应于同时发生的第一时钟信号的上升沿或下降沿的第二时钟信号的每个上升沿或每个下降沿来提供与第一时钟信号同步的第二时钟信号。所显示的信号生成系统10可能允许保持第二或外围时钟信号的时钟速率恒定，同时仍然使用同步逻辑设计风格，虽然第一或系统总线时钟信号的时钟速率可以是可变的并且可以被改变。所显示的系统10可能允许得出与第一或总线时钟信号完全同步的第二或外围时钟信号。该同步系统可能允许简单的逻辑设计并且可能避免使用用于被第一或第二时钟信号触发的域之间所有通信的同步装置。由于大部分外围模块34使用了到分配器电路14的一部分输入频率或第一时钟速率以提供应用层，因此第一时钟信号的输入频率可以达到平均值。所显示的时钟信号生成系统10可能允许生成或合成第一时钟信号并且改变时钟信号生成电路12的设置，并且因此改变第一时钟速率，即生成的第一时钟信号的时钟速率。例如，这可能允许降低第一时钟速率，这可能会降低时钟生成电路和任何被连接用于接收第一时钟信号的设备的功耗，而不改变恒定的第二时钟速率。第一时钟信号可以例如是应用于任何被连接到总线的处理设备的总线时钟信号。术语“恒定的”时钟信号可能指每秒的时钟周期的恒定数量，即，这可能指固定的时钟速率或固定的时钟频率。恒定的时钟速率可以被改变，例如通过改变图1的乘数“a”来改变，但当第一时钟信号改变的时候，例如当时钟信号生成电路12包括可编程的锁相环电路并且编程受到改变的影响的时候，这可能基本不受改变的影响。所显示的分配器电路14可以被布置成借助于参考振荡器电路结合同步电路，从第一时钟信号生成第二时钟信号，即第一时钟信号可以不只被用作用于活动地生成新的第二时钟信号的激励，其中该同步电路用于第二时钟信号与第一时钟信号的随后同步，但是第二时钟信号可以通过应用滤波器机制而直接生成，该滤波器机制用于将第一时钟信号变换成第二时钟信号。该滤波器机制可以例如使用时钟分配和时钟周期挪用的计数器和时钟脉冲门被实施，即周期性地抑制第一时钟信号的一定数量的时钟周期出现在第二时钟信号中。所显示的分配器电路14可能包括或可以作为小数分配器电路被实施。小数分配器电路可以例如由两个整数分配器构成，例如由n次频率分配器电路(divide-by-n)或n+1次频率分配器电路(divide-by-n+1)构成。如果n顺次地在两个值之间改变，则得到的频率可以是两个频率的时间平均值。精确的分配比率可以通过改变频率分配器在两个分配器值上花费的时间百分比被调整。分配因子可能包括除数部分和乘数部分，这可能允许生成具有在零和当前第一时钟速率之间的第二时钟速率的第二时钟信号。当用于生成第二时钟信号的第二时钟速率的分配因子是第一时钟速率的整数除数的时候，小数分配器可以被用作，也可以不被用作分配器电路。正如图1中所显示的，时钟信号生成电路12可能例如本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种时钟信号生成系统(10)，包括：时钟信号生成电路(12)，所述时钟信号生成电路(12)被布置成提供第一时钟信号，所述第一时钟信号具有可选择的第一时钟速率；分配器电路(14)，所述分配器电路(14)被连接用于接收所述第一时钟信号，并且被布置成：根据分配因子，从所述第一时钟信号来生成第二时钟信号，所述第二时钟信号具有恒定的第二时钟速率并且与所述第一时钟信号同步；以及控制器模块(16)，所述控制器模块(16)被连接到所述时钟信号生成电路并且被布置成选择所述第一时钟速率，以及所述控制器模块(16)进一步被连接到所述分配器电路，并且被布置成：在不同的第一时钟速率被选择的时候，改变所述分配因子，以保持所述第二时钟速率恒定以及所述第二时钟信号与所述第一时钟信号的同步。2.根据权利要求1所述的时钟信号生成系统，其中所述分配器电路被布置成：通过提供与所述第一时钟信号的同时发生的上升时钟沿或下降时钟沿相对应的所述第二时钟信号的每个上升时钟沿和每个下降时钟沿，来提供与所述第一时钟信号同步的所述第二时钟信号。3.根据权利要求1或2所述的时钟信号生成系统，其中所述分配器电路包括小数分配器电路。4.根据权利要求1所述的时钟信号生成系统，其中所述时钟信号生成电路包括锁相环电路。5.根据权利要求1所述的时钟信号生成系统，其中所述时钟信号生成电路包括延迟锁环电路。6.根据权利要求1所述的时钟信号生成系统，包括：至少一个另外的分配器电路，所述至少一个另外的分配器电路被连接用于接收所述第一时钟信号，并且被布置成：根据另外的分配因子，从所述第一时钟信号生成另外的时钟信号，所述另外的时钟信号具有恒定的另外的时钟速率并且与...

【专利技术属性】
技术研发人员：胡贝特·博德，
申请(专利权)人：飞思卡尔半导体公司，
类型：
国别省市：