芯片可靠度的测试板及其测试系统技术方案

本发明专利技术公开一种芯片可靠度的测试板及其测试系统。芯片可靠度的测试板用以承载多数个芯片。芯片依据阵列排列形式被配置在测试板上以形成多数个芯片行及多数个芯片列。芯片可靠度的测试板包括多数条输出数据线以及多数条输入数据线。多数条输出数据线分别耦接至该些芯片列上的芯片的数据输出接脚。多数条输入数据线分别耦接至芯片列上的芯片的数据输入接脚。其中，输出数据线分别连接至可靠度测试机台的多数个数据接收端子，输入数据线分别连接至可靠度测试机台的多数个第一时钟脉冲信号端子。

【技术实现步骤摘要】

本专利技术涉及一种测试板及测试系统，且特别是涉及一种芯片可靠度的测试板及测试系统。
技术介绍
随着电子技术的演进，电子产品成为现今人们生活中重要的工具。而通过集成电路的建构，电子产品的体积可以大幅度的被缩小，更有利于人们生活上的应用。为确保芯片的生命周期，针对芯片所进行的可靠度测试，在芯片的设计生产过程中，是一个重要且不可或缺的步骤。在现有技术中，以应用于序列界面的闪存存储器芯片的可靠度测试机台F25为范例，测试机台F25无法针对具有输入/输出的接脚(I/Opin)设计为分开的独立同时操作的功能。而为了完成具有输入/输出的接脚的芯片的可靠度的测试，常需要通过复杂的测试程序才能完成，造成芯片可靠度测试上的困难。
技术实现思路
本专利技术的目的在于提供芯片可靠度测试板以及测试系统，提升芯片的可靠度的测试效率。为达上述目的，本专利技术的芯片可靠度的测试板包括多数条输出数据线以及多数条输入数据线。测试板用以承载多数个芯片，芯片依据阵列排列形式被配置在测试板上以形成多数个芯片行及多数个芯片列。芯片可靠度的测试板包括多数条输出数据线以及多数条输入数据线。输出数据线分别耦接至芯片列上的芯片的数据输出接脚。输入数据线分别耦接至芯片列上的芯片的数据输入接脚。其中，输出数据线分别连接至可靠度测试机台的多数个数据接收端子，输入数据线分别连接至可靠度测试机台的多数个第一时钟脉冲信号端子。在本专利技术的一实施例中，上述的测试板还分割成多数个区域，其中芯片被分类为多数个芯片组群并分别配置在区域中，各芯片组群的芯片的多个数据维持接脚相互连接并连接至可靠度测试机台的第二时钟脉冲信号端子。在本专利技术的一实施例中，上述的芯片组群的芯片的多个芯片致能接脚分别接收多数个芯片致能信号。在本专利技术的一实施例中，上述的测试板还包括多数个控制信号线分别耦接至该些芯片的写入保护接脚以及时钟脉冲信号接脚。其中控制信号线用以耦接至可靠度测试机台的多数条第三时钟脉冲信号端子。在本专利技术的一实施例中，上述的芯片为序列周边界面闪存存储器芯片。本专利技术的芯片可靠度测试系统包括可靠度测试机台以及测试板。测试板包括多数条输出数据线以及多数条输入数据线。多数条输出数据线，分别耦接至芯片列上的芯片的数据输出接脚。多数条输入数据线，分别耦接至芯片列上的芯片的数据输入接脚。其中，输出数据线分别连接至可靠度测试机台的多数个数据接收端子，输入数据线分别连接至可靠度测试机台的多数个第一时钟脉冲信号端子。在本专利技术的一实施例中，上述的芯片可靠度测试系统通过各第一时钟脉冲信号端子配合系统时钟脉冲对各芯片进行多数个位数据的序列写入动作。在本专利技术的一实施例中，上述的芯片可靠度测试系统通过各数据接收端子配合计数值以接收并判别各芯片的输出数据是否正确。基于上述，本专利技术的芯片可靠度的测试板，提供测试机台将输入、输出以及地址通道分开以进行独立同时测试，并通过测试板来将受测的芯片的数据输入接脚连接至可靠度测试机台的时钟脉冲信号端子，来使芯片的可靠度测试动作可以有效的被完成。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。附图说明图1为本专利技术一实施例的芯片可靠度测试板的示意图；图2为本专利技术实施例的芯片脚位与测试板的连接关系的实施方式示意图；图3为本专利技术另一实施例的测试板的示意图；图4为本专利技术一实施例的芯片可靠度测试系统的示意图。符号说明100、300、420、20：测试板111～1MN、411～4MN：芯片承载区CP11～CPMN、200：芯片DOW1～DOWM、WOR：输出数据线DIW1～DIWM、WIR：输入数据线DOT1～DOTM、DIT1～DITM：端子SI：数据输入接脚SO：数据输出接脚SCK：系统时钟脉冲信号接脚WP：写入保护接脚HOLD：数据维持接脚CS：芯片致能接脚Vcc：电源接脚Vss：接地接脚WOT、WIT、CNT1～CNT4、PWRT、GNDT：端子310、320：区域CST1、CST2：时钟脉冲信号端子400：芯片可靠度测试系统410：可靠度测试机台具体实施方式请参照图1，图1绘示本专利技术一实施例的芯片可靠度测试板的示意图。芯片可靠度测试板100上配置有多数个芯片承载区111～1MN。在本实施例中，芯片承载区111～1MN以阵列的方式配置。芯片承载区111～1MN上可分别承载芯片CP11～CPMN，也因此，芯片CP11～CPMN在芯片可靠度测试板100以阵列方式来排列，并形成多个芯片行以及芯片列。芯片可靠度测试板100包括多数条输出数据线DOW1～DOWM以及输入数据线DIW1～DIWM。各输出数据线DOW1～DOWM连接至配置在相同列的芯片上。举例来说，输出数据线DOW1连接至芯片CP11、CP12～CP1N，输出数据线DOW2连接至芯片CP21、CP22～CP2N，而输出数据线DOWM则连接至芯片CPM1、CPM2～CPMN。各输出数据线DOW1～DOWM可分别连接至端子DOT1～DOTM，通过端子DOT1～DOTM，芯片可靠度测试板100上的输出数据线DOW1～DOWM可将对应的芯片CP11～CPMN所传出的数据传送至可靠度测试机台的数据接收端子。此外，各输入数据线DIW1～DIWM可连接至配置在相同列的芯片上。举例来说，输入数据线DIW1连接至芯片CP11、CP12～CP1N，输入数据线DIW2连接至芯片CP21、CP22～CP2N，而输入数据线DIWM则连接至芯片CPM1、CPM2～CPMN。各输入数据线DIW1～DIWM可分别连接至端子DIT1～DITM，通过端子DIT1～DITM，芯片可靠度测试板100上的输入数据线DIW1～DIWM可连接至可靠度测试机台的时钟脉冲信号端子。在此，可靠度测试机台的时钟脉冲信号端子用来提供一个时钟脉冲信号，并通过这个时钟脉冲信号来产生各种输入的波形。时钟脉冲信号端子可以利用不归零编码(nonereturntozero,NRZ)的方式来产生不同的输入波形的图样(pattern)。值得注意的是，上述的输入数据线DIW1～DIWM是分别用来连接至对应的芯片的数据输入接脚，而输出数据线DOW1～DOWM则分别连接至对应的芯片的数据输出接脚。以各芯片CP11～CPMN为序列周边界面闪存存储器芯片本文档来自技高网...

【技术保护点】
一种芯片可靠度的测试板，用以承载多数个芯片，该些芯片依据阵列排列形式被配置在该测试板上以形成多数个芯片行及多数个芯片列，该测试板包括：多数条输出数据线，分别耦接至该些芯片列上的芯片的数据输出接脚；以及多数条输入数据线，分别耦接至该些芯片列上的芯片的数据输入接脚，其中，该些输出数据线分别连接至一可靠度测试机台的多数个数据接收端子，该些输入数据线分别连接至该可靠度测试机台的多数个第一时钟脉冲信号端子。

【技术特征摘要】
2014.12.17 TW 1031441051.一种芯片可靠度的测试板，用以承载多数个芯片，该些芯片依据阵列
排列形式被配置在该测试板上以形成多数个芯片行及多数个芯片列，该测试
板包括：
多数条输出数据线，分别耦接至该些芯片列上的芯片的数据输出接脚；
以及
多数条输入数据线，分别耦接至该些芯片列上的芯片的数据输入接脚，
其中，该些输出数据线分别连接至一可靠度测试机台的多数个数据接收
端子，该些输入数据线分别连接至该可靠度测试机台的多数个第一时钟脉冲
信号端子。
2.如权利要求1所述的测试板，其中该测试板还分割成多数个区域，其
中该些芯片被分类为多数个芯片组群并分别配置在该些区域中，各该芯片组
群的芯片的多数个数据维持接脚相互连接，该些芯片组群的数据维持接脚并
分别连接至该可靠度测试机台的多数个第二时钟脉冲信号端子。
3.如权利要求2所述的测试板，其中各该芯片组群的芯片的多数个芯片
致能接脚分别接收多数个芯片致能信号。
4.如权利要求2所述的测试板，其中还包括：
多数个控制信号线，分别耦接至该些芯片的写入保护接脚以及系统时钟
脉冲信号接脚，
其中，该些控制信号线用以耦接至该可靠度测试机台的多数条第三时钟
脉冲信号端子。
5.如权利要求1所述的测试板，其中各该芯片为序列周边界面闪存存储
器芯片。
6.一种芯片可靠度测试系统，包括：
可靠度测试机台；以及
测试板，耦接该可靠度测试机台，并用以承载多数个芯片，该些芯片依
据阵列排列形式被配置在该测试板上以形成多数个芯片行及多...

【专利技术属性】
技术研发人员：张圣如，柯正贤，郭烜超，荻野亮一，陈甫埕，
申请(专利权)人：力晶科技股份有限公司，
类型：发明
国别省市：中国台湾;71