互连重定时器增强制造技术

产生测试模式信号，该测试模式信号包括测试样式和错误报告序列。在链路上发送该测试模式信号，该链路包括一个或超过一个扩展设备和两个或超过两个子链路。该测试模式信号在多个子链路中的特定子链路上被发送，并且由接收设备使用以标识特定子链路上的错误。错误报告序列利用错误信息被编码以描述多个子链路中的子链路的错误状态。

【技术实现步骤摘要】
【国外来华专利技术】领域本公开涉及计算系统，且具体地(而非排他地)涉及点对点互连。
技术介绍
半导体处理和逻辑设计方面的进展已允许可存在于集成电路器件上的逻辑数量的增加。因此，计算机系统配置已经从系统中的单个或多个集成电路发展到各个集成电路上存在的多个核、多个硬件线程和多个逻辑处理器、以及此类处理器内集成的其它接口。处理器或集成电路典型地包括单个物理处理器管芯，其中处理器管芯可包括任意数量的核、硬件线程、逻辑处理器、接口、存储器、控制器中枢等等。由于将更多处理功率装配在更小封装中的能力越来越强，更小的计算设备越来越受欢迎。智能手机、平板、超薄笔记本以及其它用户设备已指数地增长。然而，这些更小的设备依赖于服务器进行超出形状因数的数据存储和复杂处理。作为结果，高性能计算市场(即服务器空间)的需求也已经增加。例如，在现代服务器中，典型地不仅存在具有多个核的单个处理器，而且存在多个物理处理器(也称为多个插槽)，以用于增加计算能力。但由于处理能力随着计算系统中的设备的数量增长，插槽与其它设备之间的通信变得更关键。实际上，互连已经从主要处理电通信的更传统的多分支总线增长为便于快速通信的充分发展的互连架构。不幸的是，随着未来处理器在甚至更高速率下消耗的需求，对现有互连架构的能力寄予了相应的需求。附图说明图1示出包括互连架构的计算系统的实施例。图2示出包括分层栈的互连架构的实施例。图3示出将在互连架构内产生或接收的请求或分组的实施例。>图4示出用于互连架构的发射机和接收机对的实施例。图5A-5B示出包括一个或超过一个扩展设备的示例链路的简化框图。图6A-6E示出用于确定链路的一个或超过一个子链路中的错误的测试模式的示例实现的简化框图。图7示出示例有序集的表示。图8示出表示链路上的示例断开和重连的简化框图。图9是示出用于提供多模重定时器的示例技术的流程图。图10示出重计时器的示例物理层逻辑的简化框图。图11A-11E是示出结合利用扩展设备实现的链路的示例技术的流程图。图12示出包括多核处理器的计算系统的框图的实施例。图13示出包括多核处理器的计算系统的框图的另一实施例。图14示出处理器的框图的实施例。图15示出包括处理器的计算系统的框图的另一实施例。图16示出包括多个处理器的计算系统的块的实施例。图17示出实现为芯片上系统(SoC)的示例系统。具体实施方式在以下描述中，阐明了众多具体细节，如具体类型的处理器和系统配置的示例、具体硬件结构、具体架构和微架构细节、具体寄存器配置、具体指令类型、具体系统组件、具体测量/高度、具体处理器流水线级和操作等，以提供对本专利技术的透彻理解。然而，对本领域普通技术人员显而易见的是，不一定要采用这些具体细节来实施本专利技术。在其它实例中，未详细描述公知的组件或方法，诸如具体或替代的处理器架构、用于所描述算法的具体逻辑电路/代码、具体固件代码、具体互连操作、具体逻辑配置、具体制造技术和材料、具体编译器实现、代码中算法的具体表达、具体掉电和功率限制技术/逻辑、以及计算机系统的其它具体操作细节，以避免不必要地模糊本专利技术。尽管参考特定集成电路中(诸如计算平台或微处理器中)的节能和能效描述了以下实施例，但是其它实施例适用于其它类型的集成电路和逻辑器件。可将本文中所描述的多个实施例的类似技术和教导应用于也可受益于更佳的能效和节能的其他类型的电路或半导体器件。例如，所公开的实施例不限于台式计算机系统或超极本TM。并且也可用于其他设备，诸如，手持式设备、平板、其他薄笔记本、片上系统(SOC)设备以及嵌入式应用。手持式设备的一些示例包括蜂窝电话、因特网协议设备、数码相机、个人数字助理(PDA)、手持式PC。嵌入式应用典型地包括微控制器、数字信号处理器(DSP)、芯片上系统、网络计算机(NetPC)、机顶盒、网络集线器、广域网(WAN)交换机、或可执行以下教导的功能和操作的任何其他系统。此外，此处所描述的设备、方法，以及系统也不仅限于物理计算设备，但是，也可以涉及对于节能和效率的软件优化。如将在以下描述中容易变得明显地，本申请中描述的方法、装置和系统的实施例(不论是参考硬件、固件、软件还是其组合)对于与性能考虑相平衡的“绿色技术”未来是关键的。随着计算系统的进步，本文的各组件可变得更加复杂。结果，用于在这些组件之间进行耦合和通信的互连架构也增加了复杂性以确保满足带宽要求来用于最优组件操作。此外，不同的市场细分要求互连架构的不同方面来适合该市场的需求。例如，服务器需要较高的性能，而移动生态系统有时能够牺牲整体性能来换取功率节省。然而，大多数结构的单一目的是使用最大功率节省来提供最高可能性能。在下文中，讨论了多个互连，它们将潜在地从在此描述的本公开的各方面中获益。一种互连结构架构包括外围部件互连(PCI)快速(Express)(PCIe)架构。PCIe的主要目标是使得来自不同供应商的各组件和器件能够在开放架构中互操作，横跨多个市场细分；客户机(台式机和移动)、服务器(标准和企业)，以及嵌入式和通信设备。PCI快速是针对各种各样的将来计算和通信平台定义的高性能、通用I/O互连。一些PCI属性，如其使用模型、加载-存储架构、以及软件接口，已通过其各版本得到维持，而先前的并行总线实现已被高度可伸缩、完全串行的接口所替换。PCI快速的更新近版本利用点对点互连、基于交换机的技术、以及分组化协议的进步，来产生新的性能水平和特征。功率管理、服务质量(QoS)、热插拔/热切换支持、数据完整性、以及出错处理是PCI快速所支持的高级特征中的一些。参考图1，示出了包括互连一组组件的点对点链路的结构的实施例。系统100包括耦合到控制器中枢115的处理器105和系统存储器110。处理器105包括任何处理元件，如微处理器、主处理器、嵌入式处理器、协处理器、或其他处理器。处理器105通过前侧总线(FSB)106耦合到控制器中枢115。在一个实施例中，如下所述，FSB106是串行点对点互连。在另一实施例中，链路106包括兼容不同的互连标准的串行、差分互连架构。系统存储器110包括任何存储器设备，如随机存取存储器(RAM)、非易失性(NV)存储器、或可由系统100中的器件访问的其他存储器。系统存储器110通过存储器接口116耦合到控制器中枢115。存储器接口的示例包括双数据率(DDR)存储器接口、双通道DDR存储器接口、以及动态RAM(DRAM)存储器接口。在一个实施例中，控制器中枢115是外围部件互连快速(PCIe或PCI本文档来自技高网...

【技术保护点】
一种装置，包括：控制逻辑，用于：产生测试模式信号，所述测试模式信号包括测试样式和错误报告序列；以及发射机逻辑，用于：在链路上发送所述测试模式信号，所述链路包括一个或超过一个扩展设备和两个或超过两个子链路，其中所述测试模式信号在所述子链路中的特定子链路上被发送，所述测试样式由接收设备使用以标识所述特定子链路上的错误，并且所述错误报告序列通过错误信息被编码以描述所述多个子链路中的子链路的错误状态。

【技术特征摘要】
【国外来华专利技术】1.一种装置，包括：
控制逻辑，用于：
产生测试模式信号，所述测试模式信号包括测试样式和错误报告序列；以及
发射机逻辑，用于：
在链路上发送所述测试模式信号，所述链路包括一个或超过一个扩展设备和两个或超
过两个子链路，其中所述测试模式信号在所述子链路中的特定子链路上被发送，所述测试
样式由接收设备使用以标识所述特定子链路上的错误，并且所述错误报告序列通过错误信
息被编码以描述所述多个子链路中的子链路的错误状态。
2.如权利要求1所述的装置，其特征在于，所述测试模式信号在回送测试模式之内被发
送，并且所述测试模式信号的实例经由所述一个或超过一个扩展设备从所述链路上的第一
设备被发送至第二设备，并且还经由所述一个或超过一个扩展设备从所述第二设备被发送
回所述第一设备。
3.如权利要求2所述的装置，其特征在于，还包括接收机逻辑，用于在所述链路的所述
子链路中的另一个上接收来自另一设备的所述测试模式信号的实例中的至少一个，其中所
述测试模式信号的每个实例包括所述测试样式的实例和所述错误报告序列的实例。
4.如权利要求3所述的装置，其特征在于，还包括错误检测逻辑，用于基于所述测试样
式的所述实例来确定另一子链路上的一个或超过一个错误，其中基于经由子链路接收的测
试模式信号中包括的所述测试样式的实例偏离所述测试样式的预期值的标识，来确定子链
路的错误。
5.如权利要求1所述的装置，其特征在于，所述扩展装置包括重定时器。
6.如权利要求5所述的装置，其特征在于，所述装置包括所述重定时器。
7.如权利要求1所述的装置，其特征在于，所述错误报告序列包括多个段，并且每个段
描述所述子链路中的相应子链路的错误状态。
8.如权利要求7所述的装置，其特征在于，每个段描述相应的子链路的下游信道和上游
信道中的一个。
9.如权利要求7所述的装置，其特征在于，每个段包括一个或超过一个有序集，并且所
述有序集中的每一个的至少部分被设置成经编码以标识所述子链路中的至少一个的错误
状态。
10.如权利要求9所述的装置，其特征在于，每个有序集包括相应的SKP有序集。
11.如权利要求7所述的装置，其特征在于，所述一个或超过一个扩展设备包括至少两
个扩展设备，所述两个或超过两个子链路包括三个子链路，并且所述多个段包括至少五个
段。
12.如权利要求1所述的装置，其特征在于，所述控制逻辑用于对于前一子链路检测的
错误信息编码在错误报告序列中，并在所述错误报告序列中保持之前检测到的所述两个或
超过两个子链路中的其它子链路的错误状态的错误信息。
13.如权利要求12所述的装置，其特征在于，所述错误信息包括以下中的一个或超过一
个：对于子链路检测到的错误的数量、链路上出现错误的通道、以及在接收到的测试样式中
检测到的错误的位置。
14.如权利要求1所述的装置，其特征在于，所述测试样式包括在测试期间在每个子链
路处再生的预定义样式。
15.如权利要求14所述的装置，其特征在于，所述测试样式包括一个或超过一个有序
集。
16.如权利要求1所述的装置，其特征在于，所述控制逻辑用于标识所述链路处于测试
模式，并且所述测试模式信号根据所述测试模式而被发送。
17.一种方法，包括：
标识链路进入测试模式，其中所述链路包括一个或超过一个扩展设备和两个或超过两
个子链路；
产生测试模式信号，其中所述测试模式信号包括测试样式和错误报告序列，并且所述
错误报告序列通过错误信息被编码以描述所述多个子链路中的子链路的错误状态；以及
在所述测试模式内在所述子链路中的特定子链路上发送所述测试模式信号。
18.如权利要求17所述的方法，其特征在于，所述错误报告序列包括多个段，并且每个
段描述所述子链路中的相应子链路的错误状态，并且产生所述测试模式信号包括：
标识对于所述链路中的前一子链路确定的错误状态；以及
标识所述多个段中的特定段，在所述特定段中编码所述前一子链路的错误状态；以及
所述错误状态编码在所述特定段中。
19.一种装置，包括：
接收机逻辑，用于：
在测试模式中接收链路上的测试模式信号，其中所述链路包括至少一个扩展设...

【专利技术属性】
技术研发人员：D·S·弗洛里奇，D·达斯莎玛，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US