用于多相信号传递的时钟脉冲发生器制造技术

提供了不受由多相接收机生成的数字字中比特之间偏斜的影响的时钟发生器。

【技术实现步骤摘要】
【国外来华专利技术】相关申请本申请要求于2014年3月17日提交的美国临时专利申请第61/954,483号的权益，该申请要求于2014年9月25日提交的美国专利申请第14/496,129号的申请日的优先权，上述两申请的全部内容通过援引而纳入于此。
本申请涉及时钟生成，更具体地，涉及用于多相信号传递的时钟发生器。背景多比特字的传输通常发生在多线总线上。例如，八比特字可在具有八条线的总线上传输，每比特一条线。但是在这种常规总线中，在给定的线上承载的每一比特独立于其余比特。随着数据率增加，这种常规通信变得有问题，因为当字在总线上传播时，字中的各个比特变得彼此偏斜。鉴于在高速通信中多个比特之间的偏斜的问题，已经开发出各种串行化器/解串行化器(SERDES)系统。SERDES发射机将多比特字串行化为一系列相应的比特以供向接收机传输。于是，因为在SERDES系统中使用单一的传输线(可能是差分的)，在多线总线上毗邻比特之间可能不存在这种偏斜。SERDES接收机将接收到的串行比特流解串行化为原始字。但是，当数据传输速率超过例如10GHZ时，SERDES传输线和接收机负载引入失真。串行比特流中的毗邻比特于是开始相互干扰。为对抗产生的码元间干扰，复杂的均衡化方案变得必要，并且因此变得难以将SERDES数据传输速率推向更高。为将数据传输速率增加到超过SERDES限制，已经开发出三相信令协议，其中三个发射机驱动三条分开的传输线。以下讨论将针对在接收到来自要么提供电流要么接收电流的电流模式发射机的信号之际的时钟生成，但也可使用电压模式传输。因为净电流必须是0，在三发射机系统中所有三个发射机不能都活动(传输或接收电流)。类似地，必须存在注入的和接收的电流，因此对于任何给定码元，所有三个发射机不能都不活动。因此，这意味着对于每个码元，三个发射机中的两个将是活动的，一个提供电流，另一个接收电流。根据一组三个发射机，存在不同的三对可能活动的发射机。在每对中，根据哪个发射机正在提供而哪个发射机正在接收，存在两种可能性。因此，在三发射机多相系统中，存在各自提供或接收给定量的电流的两个活动的发射机的6种不同组合。活动的发射机的每个不同的组合可被表示为一个码元。因为存在6个可能的码元，每个传输的码元代表2.5比特。以这种方式，尽管以功耗增加为代价，但数据传输速度可能超过利用单信道以相同的码元速率进行二进制传输的两倍。在用于多相通信系统的接收机中，前端电路解码接收到的差分电流以产生相应的二进制码元。六个不同的码元可由六个二进制字代表：[100]、[010]、[001]、[110]、[101]和[011]。这些码元中的比特可由二进制变量A、B、C来表示。例如，码元[110]对应于A＝1、B＝0和C＝0。为确保三个二进制变量之一针对每个传输码元改变状态，不允许自转变。例如，假设码元[001]刚被接收。随后的码元不能是[001]，因为这将违反对自转变的禁止。以这种方式，根据二进制信号中至少之一的有保证二进制转变，可从每个接收到的码元中提取时钟。但是，实践中，由于在接收机前端电路中响应于来自发射机的传输线上的差分电流而生成的二进制信号之间的偏斜，时钟的提取可能被复杂化。为生成时钟，每个信号A、B和C随后可如图1A所示驱动其自己的脉冲发生器。为清楚解说，解码差分电流传输以产生二进制数据信号A、B和C的前端电路没有被示出。A脉冲发生器接收A数据信号，B脉冲发生器接收B数据信号，而C脉冲发生器接收C数据信号。响应于在相应的数据信号中的每个上升和下降沿(二进制移位或改变)，每个脉冲发生器生成脉冲。或(OR)门将脉冲发生器生成的脉冲进行或运算以产生时钟信号。图1B解说了针对理想行为(数据信号之间零偏斜)产生的信号波形。脉冲发生器被配置成关于数据字周期以50％的占空比生成脉冲，以致产生的时钟信号也具有50％的占空比。因为每个数据字周期存在A、B和C信号中至少之一的有保证的二进制转变，所以脉冲发生器中的至少之一将相应地生成脉冲。例如，在数据字周期B0的开始处，信号A和B都有二进制转变。因此，脉冲发生器A和脉冲发生器B在周期B0中都生成脉冲。同样地，在后续数据字周期B1的开始处，信号A和C都有二进制转变，所以脉冲发生器A和C相应地产生脉冲。在另一数据字周期B2中，只有信号B有二进制转变，但对于时钟信号继续循环而言，仅一个这种转变是必要的。根据脉冲发生器输出信号的或运算生成的时钟(比特时钟)在每个比特周期中具有期望的循环。但随着信号传输速度增加，图1B中所示的信号A、B和C之间具有零偏斜变得越来越困难。图1C解说了更一般的情形，其中信号A、B和C在高数据率下传播通过接收机时变得抖动和偏斜。例如，在数据字周期B0中，数据信号A与该数据字周期的起点同步转变。但是数据信号B对于周期边界是偏斜的，以致其转变稍后发生。结果，所产生的脉冲的或运算在周期B0中产生显著超过50％的占空比。对于剩余码元周期，也发生类似的失真与抖动。当时钟被用于对数据信号进行采样时，对于这样的恢复出的时钟的所产生的占空比失真和抖动产生比特错误。因此，本领域中存在对用于使用多相编码的数据传输系统的改进的时钟生成电路和技术的需要。概述提供了用于多相接收机的时钟发生器。如在本文中所使用的，术语“多相”指的是在多条传输线上的信号传递，其中，每条传输线上的信号传递取决于其余传输线上的信号传递。例如，在三相系统中，三个发射机用电流模式信号或电压模式信号驱动三条传输线。下述讨论将不失一般性地假设发射机是电流模式发射机，因为本文所公开的概念和技术容易地适用于电压模式系统。每个电流模式发射机要么提供电流，要么吸收电流，要么是不活跃的。因为净电流必须是0，所以对于任一给定的码元传输，三个发射机中的仅两个发射机可活跃于提供或吸收电流。本文中讨论的时钟发生器处理来自接收机前端电路的比特信号。例如，在三相电流模式系统中，接收机的前端电路确定两条活跃线路上的电流流向以生成具有可被指定为A、B和C的比特的三比特数据字。这种前端电路在多相接收机中是常规的。随着数据传输速率被推得越来越高，这些比特变得相对于彼此偏斜。但是本文公开的非重叠时钟生成技术适应这种偏斜，而没有由于数据字的偏斜而在所生成的时钟信号中产生任何占空比失真。在提供的或接收的电流都相等的三相电流模式系统中，三条传输线不能全都同时是活跃的，因为那时将不存在净零传送电流。所以数据字[111]是不被允许的。同样地，三条传输线不能都是不活跃的，因为那时将没有传送电流。所以数据字[000]也是不被允许的。因此，存在六个允许的数据字：[001]、[010]、[100]、[110]、[101]和[011]。注意这些数据字是由接收机的前端电路在解码多条传输线上的电流或电压后生成的。换句话说，因为必须存在两个活跃的发射机，其中一个发射机提供电流另一个发射机吸收电流，所以A和B数据比特分别是0且C数据比特等于1的数据字[001]并不相当于仅一条传输线是活跃的。因此，数据字是由接收机的前端电路在解码传输线上接收到的信号之际生成的比特。在2008年3月5日提交的共同转让的美国申请第12/042,362号中讨论了关于多相接收机中的数据字的解码的进一步细节，其内容通过援引而整体纳入于此。所述本文档来自技高网...

【技术保护点】
一种电路，包括：下拉信号发生器，所述下拉信号发生器被配置成生成对应于多个数字字的多个下拉信号；多个下拉电路，所述多个下拉电路对应于所述多个下拉信号，每个下拉电路被配置成响应于由所述下拉信号发生器对相应的下拉信号的断言，使一公共节点放电达第一延迟；上拉电路，所述上拉电路被配置成在从所述公共节点放电起的第二延迟后，使所述公共节点偏置至电源电压。

【技术特征摘要】
【国外来华专利技术】2014.03.17 US 61/954,483;2014.09.25 US 14/496,1291.一种电路，包括：下拉信号发生器，所述下拉信号发生器被配置成生成对应于多个数字字的多个下拉信号；多个下拉电路，所述多个下拉电路对应于所述多个下拉信号，每个下拉电路被配置成响应于由所述下拉信号发生器对相应的下拉信号的断言，使一公共节点放电达第一延迟；上拉电路，所述上拉电路被配置成在从所述公共节点放电起的第二延迟后，使所述公共节点偏置至电源电压。2.如权利要求1所述的电路，其特征在于，所述下拉信号发生器包括被配置为处理来自所述数据字中接收到的数据字的比特对的多个逻辑门。3.如权利要求2所述的电路，其特征在于，所述多个逻辑门包括第一多个与门和第二多个或非门。4.如权利要求1所述的电路，其特征在于，每个下拉电路包括串联耦合在地和所述公共节点之间的一对NMOS晶体管。5.如权利要求4所述的电路，其特征在于，每个下拉电路中的NMOS晶体管中的第一NMOS晶体管具有耦合至相应的下拉信号的栅极和耦合至所述公共节点的漏极。6.如权利要求5所述的电路，其特征在于，每个下拉电路进一步包括反相器，所述反相器被配置为将相应的下拉信号反相成经延迟的下拉信号，其中每个下拉电路中的NMOS晶体管中的第二NMOS晶体管具有由所述经延迟的下拉信号驱动的栅极和耦合至地的源极。7.如权利要求6所述的电路，其特征在于，每个下拉电路的反相器进一步包括缓冲器，所述缓冲器被配置为使所述经延迟的下拉信号延迟，以致第一延迟时段大于或等于所述数字字中的比特之间的预期偏斜。8.如权利要求7所述的电路，其特征在于，所述上拉电路包括耦合在电源节点和所述公共节点之间的PMOS晶体管，并且其中所述上拉电路进一步包括耦合至所述公共节点的至少一个缓冲器，所述至少一个缓冲器被配置为在所述公共节点放电后的第二延迟时段期满之际释放经延迟的信号。9.如权利要求8所述的电路，其特征在于，所述至少一个缓冲器包括被配置成使得第二延迟时段大于或等于第一延迟时段的两倍的多个缓冲器。10.如权利要求1所述的电路，其特征在于，所述电路位于接收机中，所述接收机被配置为使用来源于所述公共节点响应于每个数据字的放电和偏置的时钟信号。11.如权利要求10所述的电路，其特征在于，所述接收机是用于动态随机存取存储器(DRAM)的集成电路的一部分。12.如权利要求8所述的电路，其特征在于，进一步包括弱保持器器件，所述弱保持器器件被配置为响应于所述经延迟的信号的释放使所述公共节点弱充电至电源电压。...

【专利技术属性】
技术研发人员：X·孔，C·钟，S·L·纳弗伯斯，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国;US