USB输出电路制造技术

本发明专利技术提供一种USB输出电路，其包括延时模块和输出模块。所述输出模块包括N个输出单元，每个输出单元均包括有串联于电源端与接地端之间的PMOS晶体管和NMOS晶体管。每个输出单元的NMOS晶体管的栅极作为该输出单元的第一控制端，PMOS晶体管的栅极作为该输出单元的第二控制端。所述延时模块用于将其第一输入端和第二输入端接收的两路数据信号进行分级延时，以输出N级驱动信号，每级驱动信号中的第一驱动信号和第二驱动信号分别被提供给与该级驱动信号对应的一个输出单元的第一控制端和第二控制端，N为大于等于2的自然数。这样，每级驱动信号的上升沿/下降沿变得较快，从而提高了电路的抗噪声性能，同时还可以控制USB输出信号的上升沿/下降沿的时间。

【技术实现步骤摘要】

本专利技术涉及电路设计领域，特别涉及一种USB抗干扰输出电路。
技术介绍
随着电子技术的不断发展，USB已经发展成为一种接口标准，其应用也越来越广泛。常用的USB芯片中，存在USB输出电路，其作用是将控制器输出的数据信号转换为符合USB标准的输出信号(即USB输出信号)，其要求USB输出信号在从低到高的转换过程(即上升沿)或者从高到底的转换过程(即下降沿)中，具有一定的转换时间。然而，现有的USB输出电路不能很好的控制输出信号的上升沿和下降沿的时间(即转换时间)，而且其抗电源/地的噪声能力也不高。请参考图1所示，其为现有技术中的一种USB输出电路的电路示意图。图1中的USB输出电路的工作原理为：通过使能信号EN/ENB使能或非使能逻辑电路110，当所述逻辑电路110被使能后，所述逻辑电路110对初始数据信号data(其为数字信号)进行反向，并通过其第一输出端1和第二输出端2同时输出反向后的数据信号；该两路反向后的数据信号通过延时模块120延时后直接控制输出模块130中的PMOS晶体管MP1和NMOS晶体管MN1交替导通，以实现USB输出信号Drive out的输出。这种电路可以正常工作，但是存在非常明显的缺点，即无法控制输出信号Drive out上升沿和下降沿(统称为跳变沿)的时间(或速率)。请参考图2所示，其为图1的改进电路的电路示意图。图2是针对图1无法控制USB输出信号Drive out的跳变沿的时间的问题做出的改进，其与图1的区别为：在PMOS晶体管MP1的栅极和漏极之间增设有第一电容C1，在NMOS晶体管MN1的栅极和漏极之间增设有第二电容C2。电容C1和C2的存在增加了米勒效应，使得延时模块120输出的第一数据驱动信号datap和第二数据驱动信号datan的上升沿/下降沿变得缓慢，与图1相比，其可延长输出信号Drive out的上升沿/下降沿的时间，从而实现控制输出信号Drive out的上升沿/下降沿的目的。请参考图3所示，其为图2中的输出模块130的输入/输出信号在一个跳变过程中的波形图，该图示出第一数据驱动信号datap为下降沿时，输出信号Drive out(其为输出模块130的输出信号)为上升沿。图2所示的USB输出电路虽然可控制输出信号Drive out的上升沿/下降沿的时间，但是，该电路的缺点也是明显的：此电路中需要电容C1和C2的电容值较大，这使得第一数据驱动信号datap和第二数据驱动信号datan的上升沿/下降沿变得非常缓慢(如图3所示)，直接导致了来自电源/地的噪声注入到第一数据驱动信号datap和第二数据驱动信号datan，从而降低了USB输出电路的抗电源/地的噪声能力。此外，由于电容C1和C2为大电容，其占用的版图面积较大，从而增加了芯片的成本。因此，有必要提供一种改进的技术方案来克服上述问题。
技术实现思路
本专利技术的目的在于提供一种USB输出电路，其可编程USB输出信号的跳边沿，同时还拥有很好的抗电源/地噪声性能。为了解决上述问题，本专利技术提供一种USB输出电路，其包括：延时模块和输出模块，所述输出模块包括N个输出单元，每个输出单元均包括有串联于电源端与接地端之间的PMOS晶体管MP1’和NMOS晶体管MN1’；每个输出单元的NMOS晶体管MN1’的栅极作为该输出单元的第一控制端，PMOS晶体管MP1’的栅极作为该输出单元的第二控制端；每个输出单元中的PMOS晶体管MP1’和NMOS晶体管MN1’之间的连接节点O’均与所述输出模块的输出端Drive out相连，所述延时模块的第一输入端和第二输入端分别与一数据信号相连，所述延时模块用于将其第一输入端和第二输入端接收的两路数据信号进行分级延时，以输出N级驱动信号，每级驱动信号包括第一驱动信号和第二驱动信号，每级驱动信号中的第一驱动信号和第二驱动信号分别被提供给与该级驱动信号对应的一个输出单元的第一控制端和第二控制端，相邻两级驱动信号间存在一定延时时间间隔，N为大于等于2的自然数。进一步的，所述延时时间间隔为T，其中100ps≤T≤10ns。进一步的，所述USB输出电路还包括逻辑电路，所述逻辑电路包括输入端、使能端、第一输出端1和第二输出端2，所述逻辑电路的输入端与初始数据信号相连，其使能端与使能信号相连，其第一输出端1和第二输出端2分别与所述延时模块的第一输入端和第二输入端相连，当使能信号非使能所述逻辑电路时，所述逻辑电路不工作；当使能信号使能所述逻辑电路时，所述逻辑电路对初始数据信号进行反向，并将反向得到的数据信号通过第一输出端1和第二输出端2同时输出。进一步的，所述使能端包括第一使能端口和第二使能端口，所述使能信号包括第一使能控制信号和第二使能控制信号，第一使能控制信号与第一使能端口相连，第二使能控制信号与第二使能端相连，所述第一使能控制信号和第二使能控制信号互为反相信号，所述逻辑电路不工作时，逻辑电路的第一输出端1和第二输出端2分别输出预定电平，以使每个输出单元中的PMOS晶体管MP1’和NMOS晶体管MN1’均截止。进一步的，所述逻辑电路还包括与非门NAND和或非门NOR，所述与非门NAND的第一输入端与所述第一使能控制信号相连，其第二输入端与所述数据信号相连，其输出端与第一输出端1相连；所述或非门NOR的第一输入端与所述第二使能控制信号相连，其第二输入端与所述数据信号相连，其输出端与第二输出端2相连。进一步的，当第一使能控制信号为低电平，第二使能控制信号为高电平时，非使能所述逻辑电路，所述逻辑电路不工作；当第一使能控制信号为高电平，第二使能控制信号为低电平时，使能所述逻辑电路，所述逻辑电路工作，当所述逻辑电路不工作时，所述逻辑电路的第一输出端1输出的预定电平为低电平，第二输出端输出的预定电平为高电平。进一步的，所述延时模块包括N级延时单元，其中第一级延时单元的第一输入端和第二输入端分别与所述延时模块的第一输入端和第二输入端相连，第一级延时单元的第一输出端和第二输出端分别输出第一级驱动信号的第一驱动信号和第二驱动信号；第n级延时单元的第一输入端和第二输入端分别与其相邻的上一级延时单元的第一输出端和第二输出端相连，第n级延时单元的第一输出端和第二输出端分别输出第n级驱动信号的第一驱动信号和第二驱动信号，每级延时单元用于将其第一输入端接收到的一路数据信号延时，并将延时后的该路数据信号通过其第一输出端输出，将本文档来自技高网...

【技术保护点】
一种USB输出电路，其特征在于，其包括：延时模块和输出模块，所述输出模块包括N个输出单元，每个输出单元均包括有串联于电源端与接地端之间的PMOS晶体管MP1’和NMOS晶体管MN1’；每个输出单元的NMOS晶体管MN1’的栅极作为该输出单元的第一控制端，PMOS晶体管MP1’的栅极作为该输出单元的第二控制端；每个输出单元中的PMOS晶体管MP1’和NMOS晶体管MN1’之间的连接节点O’均与所述输出模块的输出端Drive out相连，所述延时模块的第一输入端和第二输入端分别与一数据信号相连，所述延时模块用于将其第一输入端和第二输入端接收的两路数据信号进行分级延时，以输出N级驱动信号，每级驱动信号包括第一驱动信号和第二驱动信号，每级驱动信号中的第一驱动信号和第二驱动信号分别被提供给与该级驱动信号对应的一个输出单元的第一控制端和第二控制端，相邻两级驱动信号间存在一定延时时间间隔，N为大于等于2的自然数。

【技术特征摘要】
1.一种USB输出电路，其特征在于，其包括：延时模块和输出模块，
所述输出模块包括N个输出单元，每个输出单元均包括有串联于电源端与
接地端之间的PMOS晶体管MP1’和NMOS晶体管MN1’；每个输出单元的
NMOS晶体管MN1’的栅极作为该输出单元的第一控制端，PMOS晶体管
MP1’的栅极作为该输出单元的第二控制端；每个输出单元中的PMOS晶体管
MP1’和NMOS晶体管MN1’之间的连接节点O’均与所述输出模块的输出端
Drive out相连，
所述延时模块的第一输入端和第二输入端分别与一数据信号相连，所述延
时模块用于将其第一输入端和第二输入端接收的两路数据信号进行分级延时，
以输出N级驱动信号，每级驱动信号包括第一驱动信号和第二驱动信号，每级
驱动信号中的第一驱动信号和第二驱动信号分别被提供给与该级驱动信号对应
的一个输出单元的第一控制端和第二控制端，相邻两级驱动信号间存在一定延
时时间间隔，
N为大于等于2的自然数。
2.根据权利要求1所述的USB输出电路，其特征在于，所述延时时间间
隔为T，其中100ps≤T≤10ns。
3.根据权利要求1所述的USB输出电路，其特征在于，其还包括逻辑电
路，
所述逻辑电路包括输入端、使能端、第一输出端1和第二输出端2，所述逻
辑电路的输入端与初始数据信号相连，其使能端与使能信号相连，其第一输出
端1和第二输出端2分别与所述延时模块的第一输入端和第二输入端相连，
当使能信号非使能所述逻辑电路时，所述逻辑电路不工作；当使能信号使
能所述逻辑电路时，所述逻辑电路对初始数据信号进行反向，并将反向得到的
数据信号通过第一输出端1和第二输出端2同时输出。
4.根据权利要求3所述的USB输出电路，其特征在于，
所述使能端包括第一使能端口和第二使能端口，所述使能信号包括第一使
能控制信号和第二使能控制信号，第一使能控制信号与第一使能端口相连，第
二使能控制信号与第二使能端相连，所述第一使能控制信号和第二使能控制信
号互为反相信号，
所述逻辑电路不工作时，逻辑电路的第一输出端1和第二输出端2分别输

\t出预定电平，以使每个输出单元中的PMOS晶体管MP1’和NMOS晶体管
MN1’均截止。
5.根据权利要求4所述的USB输出电路，其特征在于，所述逻辑电路还
包括与非门NAND和或非门NOR，
所述与非门NAND的第一输入端与所述第一使能控制信号相连，其第二输
入端与所述初始数据信号相连，其输出端与第一输...

【专利技术属性】
技术研发人员：彭进忠，戴颉，庄志青，职春星，
申请(专利权)人：灿芯半导体上海有限公司，
类型：发明
国别省市：上海;31