用于监控和补偿高速并行总线上的偏差的方法和设备技术

本发明专利技术提供一种用于监控和补偿高速并行总线上的偏差的方法和设备。对于每个单元间隔，通过获得多个信号的多个样本来监控并行总线上多个信号的延迟偏差；以及基于样本识别多个信号的跃迁位置。样本能够被获得，例如，可以通过使用多个锁存器采样多个信号并通过比较锁存器的值来估计多个信号的一个或多个值。微处理器能够有选择地用于确定多个信号中跃迁的相对分布并将多个信号的跃迁对准到共同位置。通过调整与多个信号的每一个相关联的缓冲器的延迟控制设置，可以将多个信号的跃迁对准到共同位置。

【技术实现步骤摘要】

本专利技术涉及提高ASIC装置，例如同步动态随机访问存储器(SDRAM)的性能和数据吞吐量的技术，更具体地说，涉及用于监控和补偿在该ASIC装置中的高速并行总线上的偏差(skew)的技术。
技术介绍
随着对网络和计算机应用性能和数据吞吐量需求的增加，许多必需的个人子系统的性能和数据吞吐量需求也增加了。例如，主存和系统处理器之间的数据传输，经常是任何计算机系统中重要的性能瓶颈。即使是最快的标准动态随机访问存储器(DRAM)也跟不上用于许多计算机系统中的不断增长的总线速度。同步动态RAM(SDRAM)是DRAM的一种，其显示了改善后的性能和数据吞吐量。DRAM有一个异步接口(即，它对其控制输入的变化立即作出反应)，同时SDRAM有一个同步接口(即，它在响应其控制输入前等待一个时钟脉冲)。同样，双倍数据速率(DDR)SDRAM是SDRAM的进一步进化，它用于许多计算机系统。正如原来提出的那样，SDRAM只在时钟信号的上升沿起作用(即，每个从低到高的跃迁)。而DDR SDRAM在上升和下降沿都起作用，由此数据速率潜在地增加了2倍。在DDR-2(2x)和QDR-2(4x)中通过时钟信号的相本文档来自技高网...

【技术保护点】
一种用于监控并行总线上多个信号的延迟偏差的方法，包括：　　　　为每个单元间隔获取所述多个信号的多个样本；和　　　　基于所述的样本在所述多个信号中识别跃迁的位置。

【技术特征摘要】
US 2005-9-27 11/235,8721.一种用于监控并行总线上多个信号的延迟偏差的方法，包括为每个单元间隔获取所述多个信号的多个样本；和基于所述的样本在所述多个信号中识别跃迁的位置。2.如权利要求1的方法，其中所述获取步骤进一步包括使用多个锁存器对所述多个信号采样的步骤，和通过比较所述锁存器的值估计所述多个信号中一个或多个信号的值的步骤。3.如权利要求2的方法，其中所述多个锁存器通过对单元间隔中的N阶和M个电压水平中的至少一个采样所述多个信号来对所述多个信号进行采样。4.如权利要求1的方法，进一步包括收集所述多个信号的统计的步骤。5.如权利要求1的方法，进一步包括确定在所述多个信号中的...

【专利技术属性】
技术研发人员：莫罕默德S默比恩，
申请(专利权)人：艾格瑞系统有限公司，
类型：发明
国别省市：US[美国]