一种通过并行总线扩展MDIO接口的装置及其实现方法制造方法及图纸

一种通过并行总线扩展MDIO接口的装置及其实现方法，包括MPU、CPLD、Switch；所述MPU，为包含并行总线的MPU；所述CPLD，为包含并行总线转MDIO功能的可编程器件；所述Switch，为包含MDIO管理接口的网络转发芯片；所述CPLD与所述MPU通过并行总线连接，所述并行总线包含一组控制总线、一组地址总线、一组数据总线；所述CPLD与所述Switch通过MDIO管理接口相连接。本发明专利技术使得没有MDIO接口的MPU，也可以实现对外部Switch的业务的管理和状态的监控。

【技术实现步骤摘要】
—种通过并行总线扩展MDIO接口的装置及其实现方法
本专利技术属于总线控制
，具体是指一种通过并行总线扩展MDIO接口的装置及其实现方法。
技术介绍
在嵌入式以太网通讯中，带有以太网MAC接口的微处理器(MPU) —般通过MDIO接口来管理外置的Switch，这种MPU大部分内置了 MDIO管理接口，可以直接和外面的PHY的MDIO管理接口对接。对于本身不带MDIO接口的MPU来说，就没办法管理和监控带有MDIO接口的Switch芯片，而在某些应用中，这种MPU，也需要监控Switch的状态，而没有MDIO接口的MPU需要管理或者监控外部Switch的运行，用现有的技术是不能实现的。有鉴于此，本专利技术人针对现有技术的缺陷深入研究，并有本案产生。
技术实现思路
本专利技术所要解决的技术问题在于提供一种通过并行总线扩展MDIO接口的装置及其方法，使得没有MDIO接口的MPU， 也可以实现对外部Switch的业务的管理和状态的监控。本专利技术是这样实现的:一种通过并行总线扩展MDIO接口的装置，其特征在于:包括MPU、CPLD, Switch ；所述MPU，为包含并行总线的MPU ；所述CPLD，为包含并行总线转MDIO功能的可编程器件；所述Switch，为包含MDIO管理接口的网络转发芯片，包含多个PHY设备；所述CPLD与所述MPU通过并行总线连接，所述并行总线包含一组控制总线、一组地址总线、一组数据总线；所述CPLD与所述Switch通过MDIO管理接口相连接。所述CPLD包含并行总线模块、MDIO接口模块；其中所述并行总线模块包括PHY地址寄存器、寄存器地址寄存器、读数据寄存器、写数据寄存器；所述MDIO接口模块包含时钟信号线和数据信号线，直接和Switch的MDIO接口相连；其中所述CPLD的并行总线模块通过编程满足MPU的总线时序，所述CPLD的MDIO接口模块满足MDIO管理接口的时序要求。一种通过并行总线扩展MDIO接口的装置的实现方法，包括:MPU通过并行总线中的控制总线和地址总线，选中当前的CPLD设备，然后通过数据总线向CPLD内部的并行总线模块中的寄存器，包括PHY地址寄存器和寄存器地址寄存器中写入需要操作的Switch的PHY地址、寄存器地址和读写标志位；如果此时MPU为读操作，则CPLD的MDIO接口模块根据CPLD并行总线模块中的PHY地址、寄存器地址的值，模拟MDIO的时序，向外部的Switch设备发起读指令，并接收Switch返回的数据，存入到CPLD内部并行总线模块中的读数据寄存器，CPLD的并行总线模块接收到读到的数据后，通知MPU来获取读到的数据，此时完成整个读流程；如果MPU需要对Switch进行写操作，则首先发送Switch的PHY地址、寄存器地址和写标志位，然后向CPLD内部并行总线模块中的写数据寄存器中写入需要写入到Switch寄存器中的值，完成以上步骤，并行总线模块发送所有数据给MDIO接口模块，由MDIO接口模块按照MDIO的接口时序向Switch的寄存器中写入数据，此时完成整个写过程。本专利技术的优点在于:本专利技术实现了任意包含并行总线的MPU通过CPLD的扩展实现对包含MDIO接口的Switch的管理和监控。管理Switch的项目中不需要选择一定包含MDIO接口的MPU，扩大了 MPU的选择范围，使得一些通用的低成本的MPU能很好的应用到整个系统中。附图说明下面参照附图结合实施例对本专利技术作进一步的描述。图1是本专利技术硬件连接示意图。图2是本专利技术CPLD内部功能示意图。图3是本专利技术方法流程示意图。具体实施方式如图1所示，本专利技术硬件连接示意图。包括MPU、CPLD, Switch ;所述MPU，为包含并行总线的MPU ;所述CPLD，为包含并行总线转MDIO功能的可编程器件；所述Switch，为包含MDIO管理接口的网络转发芯片；所述Switch内部包含多个PHY设备。所述CPLD与所述MPU通过并行总线连接，所述并行总线包含一组控制总线、一组地址总线、一组数据总线；所述CPLD与所述Switch通过MDIO管理接口相连接。如图2所示，所述CPLD包含并行总线模块、MDIO接口模块；其中所述并行总线模块包括PHY地址寄存器、寄存器地址寄存器、读数据寄存器、写数据寄存器；所述MDIO接口模块包含时钟信号线和数据信号线，直接和Switch的MDIO接口相连；其中所述CPLD的并行总线模块通过编程满足MPU的总线时序，所述CPLD的MDIO接口模块满足MDIO管理接口的时序要求。具体通过并行总线扩展MDIO接口的实现方法，流程示意图如图3所示。MDIO接口的可操作的地址范围为0-31，本实施例设定需要操作的Switch的设备内部PHY地址为0，需要读的Switch内部寄存器地址为0x10。MPU首先通过控制总线和地址总线，选中CPLD设备和CPLD设备内部的PHY地址寄存器，通过数据总线送入要操作的Switch的PHY地址，这里是0x0地址，由于PHY地址只占用5位，而PHY地址寄存器有8位，所以定义PHY地址寄存器最高位为读写标志位，0为读操作，I为写操作，则送入的8位数据为0x0。MPU然后通过地址总线和控制总线再选中CPLD内部的寄存器地址寄存器，通过并行数据总线写入0x10，由于CPLD的并行总线模块中检测到PHY地址寄存器最高位为0，认定此次操作为读操作，把PHY地址和寄存器地址转给MDIO接口模块，同时告知此次为读操作，MDIO接口模块根据收到的PHY地址和寄存器地址发起读操作时序，并接收Switch地址寄存器返回的数据，收到后转给并行总线模块，并行总线模块保存从MDIO接口模块得到的数据，保存在读数据寄存器中，同时触发MPU控制总线的中断，告知MPU数据已经在CPLD的读数据寄存器中准备好，MPU收到中断后，通过控制总线、地址总线和数据总线获取读到的数据,至此整个读过程完成。MPU如需要写操作，需要首先通过并行总线，向CPLD的PHY地址寄存器中写入0x80，也就是最高位为1，在向寄存器地址寄存器写入需要操作的寄存器的地址0x10，由于PHY地址寄存器的最高位用于指示读写标志，CPLD检测到此次为写操作，继续等待MPU向CPLD的写数据寄存器中写入数据。MPU通过并行总线写入要写的数据，CPLD内部的并行总线模块把PHY地址、寄存器地址、写入的数据同时转给MDIO接口模块，MDIO接口模块按照MDIO时序依次向Switch写入数据，完成整个写操作。本专利技术实现了任意包含并行总线的MPU通过CPLD的扩展实现对包含MDIO接口的Switch的管理和监控。管理Switch的项目中不需要选择一定包含MDIO接口的MPU，扩大了 MPU的选择范围，使得一些通用的低成本的MPU能很好的应用到整个系统中。以上所述仅为本专利技术的较佳实施用例而已，并非用于限定本专利技术的保护范围。凡在本专利技术的精神和原则之内， 所作的任何修改、等同替换以及改进等，均应包含在本专利技术的保护范围之内。本文档来自技高网...

【技术保护点】
一种通过并行总线扩展MDIO接口的装置，其特征在于：包括MPU、CPLD、Switch；所述MPU，为包含并行总线的MPU；所述CPLD，为包含并行总线转MDIO功能的可编程器件；所述Switch，为包含MDIO管理接口的网络转发芯片，包含多个PHY设备；所述CPLD与所述MPU通过并行总线连接，所述并行总线包含一组控制总线、一组地址总线、一组数据总线；所述CPLD与所述Switch通过MDIO管理接口相连接。

【技术特征摘要】
1.一种通过并行总线扩展MDIO接口的装置，其特征在于:包括MPU、CPLD, Switch ； 所述MPU，为包含并行总线的MPU ； 所述CPLD，为包含并行总线转MDIO功能的可编程器件； 所述Switch，为包含MDIO管理接口的网络转发芯片，包含多个PHY设备； 所述CPLD与所述MPU通过并行总线连接，所述并行总线包含一组控制总线、一组地址总线、一组数据总线； 所述CPLD与所述Switch通过MDIO管理接口相连接。2.如权利要求1所述的一种通过并行总线扩展MDIO接口的装置，其特征在于: 所述CPLD包含并行总线模块、MDIO接口模块；其中所述并行总线模块包括PHY地址寄存器、寄存器地址寄存器、读数据寄存器、写数据寄存器；所述MDIO接口模块包含时钟信号线和数据信号线，直接和Switch的MDIO接口相连；其中所述CPLD的并行总线模块通过编程满足MPU的总线时序，所述CPLD的MDIO接口模块满足MDIO管理接口的时序要求。3.如权利要求2所述的一种通过并行总线扩展MDIO接口的装置的实现...

【专利技术属性】
技术研发人员：高如正，
申请(专利权)人：福建星网锐捷通讯股份有限公司，
类型：发明
国别省市：