并行I/O总线接收器接口及用于校准其接收器的方法技术

本发明专利技术涉及一种并行I/O总线接收器接口及用于校准其接收器的方法。所述并行总线接口在总线级别采用接收器冗余以便具有N+1个接收器器件。输入交换网络被配置为接收N个并行数据信号并沿着相应路径将N个并行数据信号耦合到对应并行配置的位接收器器件，并将一个所接收的数据信号耦合到两个相邻位接收器。校准器件校准所述两个相邻位接收器之一，并且限定器件限定在由所述校准器件执行的校准过程中做出的数据决策。所述方法遍历N+1个接收器的每一个以便定期重新校准每个接收器（每次一个），其间连续且不中断地处理N个输入。配置所述接口，使得另一接收器接收与正在被校准的接收器相同的数据，并且可以以最小电路开销进行接收器校准限定。

【技术实现步骤摘要】
并行I/O总线接收器接口及用于校准其接收器的方法相关申请本申请涉及并要求2012年6月26日提交的序号为61/664,266的美国临时申请的申请日的优先权，此临时申请的所有公开内容在此全部引入作为参考。
本公开一般地涉及高速通信接口，例如用于集成电路的高速并行总线接口，更具体地说，涉及在并行接收器接口中实现接收器冗余以使能校准并行接口中的所有接收器而不中断数据处理。
技术介绍
高速串行I/O是计算系统的一个关键部分。在I/O数以千计的服务器应用中，实现低功耗、低面积I/O电路极为重要。通常在启动时校准接收器（即，确定采样时钟相位、均衡器系数、偏移设置等）；但是，无法在正常接收器操作期间重新校准会使链路易受温度漂移的影响。可以采用冗余硬件实现连续链路重新校准而不中断数据传输。例如，在位接收器级别，可以包括额外并行路径以实现眼监视能力或边界采样以便计时恢复。所包括的这些路径与数据采样路径并行，数据采样路径以不中断的方式处理数据。该级别的冗余导致至少100%的硬件开销。为了减少并行接口中的开销，可以包括冗余通道。这种方法在N宽度并行接口中包括至少一个额外发送器、通道和接收器。可以包括N+1个通道以便N个通道可用于连续数据通信，而额外通道允许以“循环”方式重新校准所有通道。每种方法都将导致较高的功耗，这是由于包含的额外电路导致。后一种方法还在并行接口中需要额外C4引脚以使能额外通道。此外，需要协议开销以便安排重新校准哪个通道，以及N个通道中的哪些通道包含有关被传送的数据的信息。非常希望仅在并行接口的接收器内采用总线级别冗余，以便允许定期重新校准所有接收器。这将避免与位接收器级别冗余关联的100%开销。此外，它将避免总线级别的与通道冗余关联的传输和通道开销。
技术实现思路
在一个方面，提供了一种在总线级别采用接收器冗余（“接收器影子”）而不是使用额外冗余（“影子”）通道的系统和方法。这将消除发送器和协议层中的开销，以及总线中的额外C4引脚，同时仍然使能定期重新校准总线中的所有接收器。在一个方面，一种并行I/O总线接收器接口包括：输入交换网络，其被配置为接收N个并行数据信号并沿着相应路径将所述N个并行数据信号耦合到N+1个并行配置的位接收器器件的对应接收器器件RX，并被配置为将一个所接收的数据信号耦合到两个相邻位接收器；校准逻辑器件，其用于校准所述两个相邻位接收器之一；限定（qualification）逻辑器件，其用于限定在由所述校准逻辑器件执行的校准过程中做出的数据决策；以及输出交换网络，其被配置为将正在被校准的位接收器的输出路由到所述校准逻辑块，并同时路由所述N+1个并行配置的接收器的其余N个位接收器的输出以作为N位宽度并行数据信号输出，其中所述其余N个位接收器的一个输出端的输出被同时路由到所述限定逻辑块。在另一方面，提供了一种用于校准并行I/O总线接收器接口的接收器的方法，所述方法包括：配置输入交换网络以便接收N个并行数据信号并沿着相应路径将所述N个并行数据信号耦合到N+1个并行配置的位接收器器件的对应接收器器件RX，其中所述交换网络被配置为将一个所接收的数据信号耦合到两个相邻位接收器；使用校准逻辑器件校准所述两个相邻位接收器之一；使用限定逻辑器件限定在由所述校准逻辑器件执行的校准过程中做出的数据决策；以及配置输出交换网络以便将正在被校准的位接收器的输出路由到所述校准逻辑块，并同时路由所述N+1个并行配置的接收器的其余N个位接收器的输出以作为N位宽度并行数据信号输出，其中所述其余N个位接收器的一个输出端的输出被同时路由到所述限定逻辑块。附图说明鉴于以下结合附图的详细描述，本专利技术的目标、特性以及优点将对本领域的技术人员变得显而易见，这些附图是：图1示出了使用接收器冗余的并行接收器架构10的一个实施例；图2示出了使用接收器冗余的并行接收器架构10’的一个备选实施例；图3示出了在源同步架构中使用接收器冗余的并行接收器架构10”的一个实施例；图4示出了在源同步架构中使用接收器冗余的并行接收器架构10”’的一个备选实施例；以及图5A-5D是示出一种用于在第一和第二方向每次一个地校准并行接口中的所有接收器的方法的流程图；图6A-6D是示出另一种用于仅在第一方向每次一个地校准并行接口中的所有接收器的方法的流程图；图7示出了运行和/或实现所述实施例的总线接口方法的计算系统400的示例性硬件配置。具体实施方式图1示出了实现接收器影子的高速（例如，多Gb/s的速度）通信并行总线接口10以及一种用于在不降低带宽的情况下实现接收器校准的方法。如图1中所示，接口10是并行I/O总线接口10，其包括RX1、…、RXN+1位接收器55以便接收N位数据D1、…、DN。如本领域所公知的，每个接收器RX可以包括位分割器（bitslicer）（例如，锁存器、触发器或比较器）和/或其它电路，例如模拟均衡器（例如，连续时间线性均衡器CTLE、前馈均衡器FFE或决策反馈均衡器DFE）、放大器、可变增益放大器，以及用于相对于时钟调整数据的最佳采样位置的电路（例如，延迟元件、延迟锁定环路或相位插值器）。为了优化链路性能，期望在位接收器中执行一个或多个校准操作，包括但不限于：自适应位均衡、增益调整、时钟去偏移或采样时钟相位调整以及偏移抵消。在图1中示出的非限制性实例实施方式中，可以扩展所述接口以实现N=8、16或某一倍数的并行位实施方式。并行I/O总线接口10被配置为执行连续定期校准，如下面进一步详细描述的那样。如本领域所公知的，数据源器件（例如，诸如计算机或服务器之类的计算设备中的集成电路）包括N个发送器器件（未示出）的并行配置，这些发送器器件在N个导体（即，数据传输线路或链路15）上并行生成/驱动相应的数据信号D1、…、DN，从而形成N位宽度并行通信总线12。尽管未示出，但理解，一组发送器经由I/O端口驱动数据信号，每个I/O端口包括相应的I/O引脚（未示出），所述I/O引脚将信号耦合到其连接的数据线路15。在接收器侧，接口10包括包含高速数字通信接收器接口组件的集成电路，其中通过总线12的数据线路15将数据位信号D1、…、DN从相应的发送器耦合到相应的I/O引脚171、…、17N，这些I/O引脚具有相应连接的阻抗匹配输入连接器或终端201、…、20N（例如，50欧姆终端电阻器或100欧姆差分终端电阻器）。每个相应的终端201、…、20N耦合到输入交换网络40，输入交换网络40包括多路复用器或选择器（MUX）电路451、…、45N+1的配置，这些电路可运行以便将输入数据信号传送到并行配置的接收器器件551、…、55N+1的对应接收器器件RX55，接收器器件551、…、55N+1从相应的数据线路15接收（即，采样）相应的数据位信号D1、…、DN。在图1的接口架构中，配置所述并行接口中的每个位接收器RX552、…、55N+1的输入端处的MUX或选择器电路452、…、45N，以便允许将来自一个引脚的数据信号路由到两个可能的位接收器。例如，分接或拆分为MUX或选择器电路451提供数据信号D1以便在接收器RX551处接收的导体25，以便MUX或选择器电路452的一个输入端也接收数据信号D1。因此，可以配置（即，通过逻辑编本文档来自技高网...

【技术保护点】
一种并行I/O总线接收器接口，包括：输入交换网络，其被配置为接收N个并行数据信号并沿着相应路径将所述N个并行数据信号耦合到N+1个并行配置的位接收器器件的对应接收器器件RX，并被配置为将一个所接收的数据信号耦合到两个相邻位接收器；校准逻辑器件，其用于校准所述两个相邻位接收器之一；限定逻辑器件，其用于限定在由所述校准逻辑器件执行的校准过程中做出的数据决策；以及输出交换网络，其被配置为将正在被校准的位接收器的输出路由到所述校准逻辑块，并同时路由所述N+1个并行配置的接收器的其余N个位接收器的输出以作为N位宽度并行数据信号输出，其中所述其余N个位接收器的一个输出端的输出被同时路由到所述限定逻辑块。

【技术特征摘要】
2012.06.26 US 61/664,266;2013.01.08 US 13/736,3201.一种并行I/O总线接收器接口，包括：输入交换网络，其被配置为接收N个并行数据信号并沿着相应路径将所述N个并行数据信号耦合到N+1个并行配置的位接收器器件的对应接收器器件RX，并被配置为将一个所接收的数据信号耦合到两个相邻位接收器；校准逻辑器件，其用于校准所述两个相邻位接收器之一；限定逻辑器件，其用于限定在由所述校准逻辑器件执行的校准过程中做出的数据决策；以及输出交换网络，其被配置为将正在被校准的位接收器的输出路由到所述校准逻辑块，并同时路由所述N+1个并行配置的接收器的其余N个位接收器的输出以作为N位宽度并行数据信号输出，其中所述其余N个位接收器的一个输出端的输出被同时路由到所述限定逻辑块。2.根据权利要求1所述的并行I/O总线接收器接口，还包括：输入端，其用于从发送器接收用于对数据接收器操作计时的转发的时钟信号。3.根据权利要求1所述的并行I/O总线接收器接口，还包括用于在每个相应路径上将所述N个数据信号驱动到所述输入交换网络的放大器电路、缓冲器电路或均衡器电路中的一个或多个。4.根据权利要求2所述的并行I/O总线接收器接口，还包括用于在每个相应路径上将所述N个数据信号驱动到所述输入交换网络的放大器电路、缓冲器电路或均衡器电路中的一个或多个。5.根据权利要求1所述的并行I/O总线接收器接口，其中所述输入交换网络包括：与所述N+1个并行配置的位接收器器件通信的N+1个并行配置的多路复用器MUX器件，其中将每个MUX的输入端耦合到N个并行数据信号中的一个或多个。6.根据权利要求5所述的并行I/O总线接收器接口，其中所述校准逻辑器件发出控制信号以配置所述输入交换网络的所述N+1个并行配置的多路复用器MUX器件中的每个MUX器件，以便将所接收的N个并行数据信号传送到相应的位接收器器件，所述并行配置的MUX器件中的两个MUX器件被配置为将所接收的单个数据信号路由到所述两个相邻位接收器器件。7.根据权利要求1所述的并行I/O总线接收器接口，其中所述校准逻辑器件发出控制信号以便配置所述N+1个并行配置的位接收器器件中的N个位接收器器件，以接收和处理所接收的相应位数据信号以作为所述N位宽度并行数据信号输出。8.根据权利要求1所述的并行I/O总线接收器接口，其中所述校准逻辑器件发出控制信号以便配置所述输出交换网络，以提供所述N位宽度并行数据信号输出。9.根据权利要求1所述的并行I/O总线接收器接口，其中所述校准逻辑器件发出控制信号以便执行所述N+1个并行配置的位接收器器件中的每个位接收器器件的定期重新校准。10.一种用于校准并行I/O总线接收器接口的接收器的方法，所述方法包括：配置输入交换网络以便接收N个并行数据信号并沿着相应路径将所述N个并行数据信号耦合到N+1个并行配置的位接收器器件的对应接收器器件RX，其中所述交换网络被配置为将一个所接收的数据信号耦合到两个相邻位接收器；使用校准逻辑器件校准所述两个相邻位接收器之一；使用限定逻辑器件限定在由所述校准逻辑器件执行的校准过...

【专利技术属性】
技术研发人员：T·O·迪克森，F·D·费拉艾奥洛，D·J·约瑟夫，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：