用于存储器阵列中数据的DQS制造技术

一种存储器，包括第一电路、第二电路、和锁存器。该第一电路配置成提供第一信号，该第一信号表示响应于读取命令从存储器阵列可获得有效数据的最早时间。该第二电路配置成提供第二信号，该第二信号表示响应于该读取命令从存储器阵列可获得有效数据的最迟时间。该锁存器配置成响应于该第一信号连接到耦合到该存储器阵列的数据线，并响应于该第二信号与该数据线断开，从而锁存从该存储器阵列读取的数据。

【技术实现步骤摘要】
【国外来华专利技术】
技术介绍
本
中已知的一种类型的存储器为双数据传输速率同步动态随机存取存储器(DDR SDRAM)。通常DDR SDRAM包含至少一个存储单元阵列。存储单元阵列中的存储单元排列成行和列，行沿x方向延伸，列沿y方向延伸。导电字线沿x方向在整个存储单元阵列上延伸，导电位线沿y方向在整个存储单元阵列上延伸。存储器位于字线和位线的每个交叉点。使用行地址和列地址访问存储单元。DDR SDRAM使用主时钟信号和数据选通信号(DQS)进行存储单元阵列的寻址以及执行存储器内部的命令。该时钟信号用作诸如读操作和写操作(包括寻址和控制信号)的命令的定时基准。DQS用作将输入数据锁存到存储器以及将输出数据锁存到外部装置的基准。在存储器阵列中，从该阵列第一列到最后一列，从阵列输出数据所需的时间各不相同。通常，为了补偿读取时间的差异，使用读取计时器估计最快读取时间或最慢读取时间，通常为最慢读取时间。读取计时器随后用于在所估计的最快和最慢读取时间之间锁存从该阵列中读取的数据。然而，该读取计时器只提供实际读取时间的近似值，可能随过程、温度、电压、及其它因素而变化。在一些情形中，这些因素的变化会导致锁存来自该阵本文档来自技高网...

【技术保护点】
一种存储器，包括：第一电路，配置成提供第一信号，该第一信号表示响应于读取命令从存储器阵列可获得有效数据的最早时间；第二电路，配置成提供第二信号，该第二信号表示响应于该读取命令从该存储器阵列可获得有效数据的最迟时间；以及　 　锁存器，配置成响应于该第一信号连接到耦合到该存储器阵列的数据线，并响应于该第二信号与该数据线断开，以锁存从该存储器阵列读取的数据。

【技术特征摘要】
【国外来华专利技术】US 2004-10-18 10/967,7681.一种存储器，包括第一电路，配置成提供第一信号，该第一信号表示响应于读取命令从存储器阵列可获得有效数据的最早时间；第二电路，配置成提供第二信号，该第二信号表示响应于该读取命令从该存储器阵列可获得有效数据的最迟时间；以及锁存器，配置成响应于该第一信号连接到耦合到该存储器阵列的数据线，并响应于该第二信号与该数据线断开，以锁存从该存储器阵列读取的数据。2.权利要求1的存储器，进一步包括延迟电路，配置成延迟该第二信号；以及FIFO，配置成响应于该延迟的第二信号锁存从该锁存器传递的数据。3.权利要求1的存储器，进一步包括读出放大器，配置成从该存储器阵列中的存储单元读取数据。4.权利要求3的存储器，其中该第一电路和第二电路包括和所述读出放大器相似的结构。5.权利要求1的存储器，其中该第一电路的位置紧靠提供该存储器阵列的最快读取时间的第一读出放大器，该第二电路的位置紧靠提供该存储器阵列的最慢读取时间的第二读出放大器。6.权利要求1的存储器，其中该第一电路配置成响应于CAS信号提供该第一信号，该第二电路配置成响应于该CAS信号提供该第二信号。7.权利要求6的存储器，进一步包括存储器控制器，配置成提供该CAS信号。8.一种存储器，包括存储器阵列；DQS早电路，适于提供第一信号，该第一信号表示该存储器阵列的最快读取时间；DQS晚电路，适于提供第二信号，该第二信号表示该存储器阵列的最慢读取时间；以及锁存器，适于锁存从该存储器阵列输出的数据，该锁存器适于响应于该第一信号而闭合以及响应于该第二信号而断开。9.权利要求8的存储器，进一步包括延迟电路，用于延迟该第二信号；以及FIFO，适于响应于该延迟的第二信号来锁存从该锁存器传递的数据。10.权利要求8的存储器，其中该DQS早电路紧靠该存储器阵列中最快读取路径上的第一读出放大器，该DQS晚电路紧靠该存储器阵列中最慢读取路径上的第二读出放大器。11.权利要求8的存储器，其中该DQS早电路适于响应于CAS信号提供该第一信号，且其中该DQS晚电路适于响应于该CAS信号提供该第二信号。12.权利要求8的存储器，其中该存储器包括...

【专利技术属性】
技术研发人员：JP金，A明佐尼，
申请(专利权)人：英飞凌科技股份公司，
类型：发明
国别省市：DE[德国]