用于比较存储器中数据模式的设备及方法技术

本发明专利技术包含与比较存储器中的数据模式有关的设备及方法。实例方法可包含比较存储于存储器阵列中的数个数据模式与目标数据模式。所述方法可包含在不经由输入/输出I/O线从所述存储器阵列传送数据的情况下确定所述数个数据模式中的一个数据模式是否匹配所述目标数据模式。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体上涉及半导体存储器及方法，且更特定来说，本专利技术涉及与比较存储于存储器中的数据模式有关的设备及方法。
技术介绍
存储器装置通常是提供为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性存储器及非易失性存储器。易失性存储器可需要电力来维持其数据(例如，主机数据、错误数据等)，且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)及晶闸管随机存取存储器(TRAM)等。非易失性存储器可通过在未供电时保持所存储数据而提供永久性数据，且可包含NAND快闪存储器、NOR快闪存储器及电阻可变存储器(例如相变随机存取存储器(PCRAM))、电阻性随机存取存储器(RRAM)及磁阻性随机存取存储器(MRAM)，例如自旋力矩转移随机存取存储器(STTRAM))等。电子系统通常包含数个处理资源(例如，一或多个处理器)，所述处理资源可检索及执行指令且将所述经执行指令的结果存储到合适位置。处理器可包括数个功能单元(本文中称为功能单元电路(FUC))，例如算术逻辑单元(ALU)电路、浮点单元(FPU)电路及/或组合逻辑块，举例来说，所述功能单元可用于通过对数据(例如，一或多个操作数)执行逻辑运算(例如AND、OR、NOT、NAND、NOR及XOR逻辑运算)而执行指令。举例来说，所述FUC可用于对操作数执行算术运算，例如加法、减法、乘法及/或除法。在提供指令到FUC以供执行时可涉及电子系统中的数个组件。可(例如)通过处理资源(例如控制器及/或主机处理器)产生所述指令。可将数据(例如，将对其执行指令的操作数)存储于可由FUC存取的存储器阵列中。可从所述存储器阵列检索指令及/或数据，且可在FUC开始对数据执行指令之前序列化及/或缓冲指令及/或数据。此外，由于可通过FUC以一或多个时钟循环执行不同类型的运算，所以也可序列化及/或缓冲所述指令及/或数据的中间结果。数据模式可存储于存储器中(例如，阵列的存储器单元中)。在各种例子中，确定存储于存储器中的一或多个数据模式是否匹配目标数据模式可为有益的。例如，数据结构(例如表)可存储于存储器中，且所述表的项目可经搜索(例如，与特定数据模式比较)以确定所述项目中的一或多者是否匹配所述目标数据模式。确定存储器是否存储目标数据模式可涉及执行数个比较运算(例如，比较目标数据模式与存储于存储器中的“N”个数据模式中的每一者)，这可花费大量时间及处理资源(例如，取决于存储器的大小、数据模式的大小及/或数据模式的数目)。附图说明图1是根据本专利技术的数个实施例的呈包含存储器装置的计算系统形式的设备的框图。图2说明根据本专利技术的数个实施例的耦合到感测电路的存储器阵列的部分的示意图。图3说明根据本专利技术的数个实施例的与使用感测电路比较数据模式的方法相关联的示意图。图4说明根据本专利技术的数个实施例的耦合到感测电路的存储器阵列的部分的示意图。图5A说明根据本专利技术的数个实施例的与使用感测电路执行数个逻辑运算相关联的时序图。图5B-1及5B-2说明根据本专利技术的数个实施例的与使用感测电路执行数个逻辑运算相关联的时序图。图5C-1及5C-2说明根据本专利技术的数个实施例的与使用感测电路执行数个逻辑运算相关联的时序图。图6说明根据本专利技术的数个实施例的感测电路的部分的示意图。图7A到7B说明根据本专利技术的数个实施例的存储器阵列的部分的示意图。图8A到8B说明根据本专利技术的数个实施例的与使用感测电路执行数个逻辑运算相关联的时序图。图9是说明根据本专利技术的数个实施例的具有可选择的逻辑运算选择逻辑的感测电路的示意图。图10是说明根据本专利技术的数个实施例的通过感测电路实施的可选择逻辑运算结果的逻辑表。具体实施方式本专利技术包含用于比较存储器中数据模式的设备及方法。实例方法可包含：比较存储于存储器阵列中的数个数据模式与目标数据模式；及在不经由输入/输出(I/O)线从所述存储器阵列传送数据的情况下确定所述数个数据模式中的一个数据模式是否匹配所述目标数据模式。本专利技术的数个实施例可在恒定时间中(例如，独立于待搜索的存储器的大小、待搜索的表项目的数目等等)实现存储器的搜索。举例来说，在数个实施例中，搜索时间取决于目标数据模式的数据单元(例如，位)的数目而非待与所述目标数据模式进行比较的数据模式的数目。如本文中所使用，目标数据模式是指特定数据模式，其将与存储于存储器中的一或多个数据模式进行比较以确定是否存在匹配(例如，确定所述特定数据模式是否存储于经搜索的存储器空间中的某处)。根据本文中所描述的数个实施例确定存储于存储器中的一或多个数据模式是否匹配目标数据模式可用于与执行各种功能及/或运算(例如内容可寻址存储器(CAM)功能)相关联，其中可搜索整个存储器以确定目标数据模式(例如，数据字)是否存储于所述存储器中。在各种例子中，如果发生匹配，那么可将所述目标数据模式所处的地址提供(例如，传回)到各种处理资源(例如，控制器、主机等)以供进一步使用。在各种例子中，目标数据模式(例如，地址)可指向待使用的额外数据(例如，由与后续过程执行相关联的存储器系统使用)。如本文中进一步描述，在本专利技术的与执行“CAM”功能相关联的实施例中，所述功能可为二进制CAM功能及/或三进制CAM功能(例如，其中可使用“任意值(don’tcare)”的第三匹配状态)。举例来说，在数个实施例中，三进制CAM功能可包含对应于每一位的两行。如果所述两行各自存储不同数据值(例如，对应于所述位的第一行存储逻辑“0”且第二行存储逻辑“1”)，那么所述位可指示其中任一数据值可经存储且仍指示匹配的“三态”及/或“任意值”状态。即，举例来说，由第一数据单元及第二数据单元组成的目标数据模式的数据单元集合可对应于待匹配于目标数据单元的数据模式中的数据单元。目标数据单元模式可包含数据单元集合。所述数据单元集合可包含第一数据单元(例如，存储逻辑“0”)及第二数据单元(例如，存储逻辑“1”)。待匹配的数据模式的数据单元可存储任一数据值(例如，逻辑“0”或逻辑“1”)以匹配所述数据单元集合。当所述数据单元集合的所述第一数据单元及所述第二数据单元两者存储相同数据值(例如，皆存储逻辑“0”或皆存储逻辑“1”)时，那么数据模式的所述数据单元可需要存储相同数据值(例如，逻辑“0”或逻辑“1”)。如本文中将进一步描述，在数个实施例中，可在未经由输入/输出(I/O)线(例如，本地I/O线)从存储器阵列传送数据的情况下作出目标数据模式是否存储于存储器中的确定。例如，可操作感测电路(例如，图2及4中所描述的感测电路)以在不经由感测线地址存取传送数据的情况下(例如，在未触发列解码信号的情况下)执行与比较数据模式相关联的数个逻辑运算(例如，AND、OR、NAND、NOR、NOT)。使用感测电路而非通过所述感测电路外部的处理资源(例如，通过与主机相关联的处理器及/或其它处理电路，例如ALU电路)执行此类逻辑运算可提供益处，例如减少系统电力消耗以及其它益处。在本专利技术的以下详细描述中，参考形成所述详细描述的部分的附图，且在附图中通过说明展示可如何实践本专利技术的一或多个实施例。这些实施例经足够详细描本文档来自技高网...

【技术保护点】
一种比较数据模式的方法，其包括：在感测电路中比较存储于存储器阵列中的数个数据模式与目标数据模式；以及在不经由输入/输出I/O线从所述存储器阵列传送数据的情况下确定所述数个数据模式中的一个数据模式是否匹配所述目标数据模式。

【技术特征摘要】
【国外来华专利技术】2014.03.31 US 61/972,621;2014.06.05 US 62/008,149;1.一种比较数据模式的方法，其包括：在感测电路中比较存储于存储器阵列中的数个数据模式与目标数据模式；以及在不经由输入/输出I/O线从所述存储器阵列传送数据的情况下确定所述数个数据模式中的一个数据模式是否匹配所述目标数据模式。2.根据权利要求1所述的方法，其中在不经由输入/输出I/O线从所述存储器阵列传送数据的情况下确定所述数个数据模式中的所述数据模式是否匹配所述目标数据模式包括在不经由感测线地址存取传送数据的情况下确定所述数个数据模式中的所述数据模式是否匹配所述目标数据模式。3.根据权利要求1所述的方法，其中比较存储于所述存储器阵列中的所述数个数据模式与所述目标数据模式包括使用所述感测电路执行特定数目个运算，其中运算的所述特定数目是基于所述目标数据模式的数据单元的数目。4.根据权利要求1所述的方法，其中比较存储于所述存储器阵列中的所述数个数据模式与所述目标数据模式的时间量独立于数据模式的所述数目。5.根据权利要求1到4中的一个权利要求所述的方法，其中：所述数个数据模式各自包括多个数据单元，且所述数个数据模式中的一个特定数据模式的所述多个数据单元中的每一者存储于所述阵列的耦合到同一感测线的不同存储器单元中。6.根据权利要求5所述的方法，其中所述数个数据模式中的每一者的所述多个数据单元中的第一数据单元存储于所述阵列的耦合到第一存取线的相应存储器单元中，且所述数个数据模式中的每一者的第二数据单元存储于耦合到第二存取线的相应存储器单元中。7.根据权利要求1到4中的一个权利要求所述的方法，其中比较所述数个数据模式包括比较存储于耦合到存取线的存储器单元中的所述数据模式的每一数据单元的数据值与所述目标数据模式的第一数据值。8.根据权利要求7所述的方法，其中所述第一数据值包括“0”。9.根据权利要求7所述的方法，其中所述存取线对应于所述目标数据模式的具有所述第一数据值的数据单元。10.根据权利要求9所述的方法，其包括重复比较存储于所述存储器阵列的耦合到额外存取线的存储器单元中而对应于所述目标数据模式的具有所述第一数据值的数据单元的数据单元的数据值。11.根据权利要求10所述的方法，其包括累加来自耦合到所述存储器阵列的感测电路中的所述重复比较的值。12.根据权利要求11所述的方法，其包括将耦合到所述存储器阵列的感测电路中的所述累加值反相。13.根据权利要求12所述的方法，其中比较所述数个数据模式包括比较存储于耦合到另一存取线的存储器单元中的所述数据模式的每一数据单元的数据值与所述目标数据模式的不同于所述第一数据值的第二数据值。14.根据权利要求13所述的方法，其中所述第二数据值包括“1”。15.根据权利要求13所述的方法，其中比较所述数个数据模式包括比较存储于耦合到另一额外存取线的存储器单元中而对应于所述目标数据模式的具有所述第二数据值的数据单元的每一数据单元的数据值。16.根据权利要求13所述的方法，其包括重复比较存储于所述存储器阵列的耦合到其它额外存取线的存储器单元中的所述数据模式的对应于所述目标数据模式的具有所述第二数据值的数据单元的数据单元的数据值。17.根据权利要求16所述的方法，其中确定数据模式是否匹配所述目标数据模式包括响应于所述比较动作而在所述感测电路中确定所述数个数据模式中的一个数据模式是否匹配所述目标数据模式。18.一种设备，其包括：存储器单元阵列，其经配置以将数据模式存储于耦合到感测线的数个存储器单元中；感测电路，其耦合到所述阵列且经配置以进行以下操作：比较目标数据模式的第一数据单元与所述数据模式的第一数据单元，所述目标数据模式的所述第一数据单元具有第一数据值，且其中所述数据模式的所述第一数据单元与所述目标数据模式的所述第一数据单元具有相同数据单元位置；比较所述目标数据模式的第二数据单元与所述数据模式的第二数据单元，所述目标数据模式的所述第二数据单元具有第二数据值，且其中所述数据模式的所述第二数据单元与所述目标数据模式的所述第二数据单元具有相同数据单元位置；以及基于所述比较来确定所述数据模式是否匹配所述目标数据模式。19.根据权利要求18所述的设备，其中所述数据模式经存储为耦合到所述感测线的所述数个存储器单元中的位向量。20.根据权利要求19所述的设备，其中所述感测电路包括对应于所述感测线的感测放大器及计算组件。21.根据权利要求20所述的设备，其中所述计算组件包括与所述感测放大器的晶体管有间距地形成的数个晶体管。22.根据权利要求20到21中的一个权利要求所述的设备，其中所述计算组件包括与所述阵列的所述存储器单元有间距地形成的数个晶体管。23.根据权利要求20所述的设备，其进一步包括控制器，所述控制器经配置以致使所述感测电路通过以下操作来比较所述第一数据单元：将所述第一数据值存储于所述计算组件中；以及对所述数据模式的所述第一数据单元的数据值与存储于所述计算组件中的所述第一数据值进行逻辑上OR，且将所述逻辑OR运算的结果存储于所述计算组件中。24.根据权利要求23所述的设备，其中所述控制器包括裸片上控制器。25.根据权利要求23所述的设备，其中所述控制器包括位于与所述存储器阵列相同的半导体裸片上的控制电路。26.根据权利要求23到25中的一个权利要求所述的设备，其中所述控制器进一步经配置以通过致使所述感测电路进行以下操作来致使所述感测电路比较所述第二数据单元：将存储于所述计算组件...

【专利技术属性】
技术研发人员：特洛伊·A·曼宁，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国;US