动态存储器的增强数据保留模式制造技术

一种存储器件：包括一个或多个存储单元，每个所述存储单元具有连接到其的对应位线和字线以便分别存取所述存储单元；与至少一个字线耦合的字线电路；以及与至少一个位线耦合的位线电路。所述存储器件还包括与所述位线电路和字线电路耦合的至少一个控制电路。所述控制电路可经由所述位线电路和字线电路以及所述位线和字线操作，以便导致将状态信息存储在所述存储单元中。至少一个切换元件根据至少一个控制信号，选择性地将所述存储单元、所述位线电路和字线电路以及所述控制电路连接到至少一个电源。所述控制电路在数据保留模式下生成所述控制信号，以便在将状态信息保留在所述存储单元中时，将所述字线电路和位线电路的至少多个部分与所述电源断开连接。

【技术实现步骤摘要】
【国外来华专利技术】动态存储器的增强数据保留模式
[0001 ] 本专利技术一般地涉及存储系统。
技术介绍
移动环境(例如，智能电话、平板个人计算机等)中数据密集型应用的出现，导致具有越来越大的动态存储器(例如，动态随机存取存储器(DRAM))的便携式电子系统。这些应用展现的典型操作模式包括相对较短的操作突发，随后是相对较长的待机时段。由于刷新要求和外围电路泄漏，DRAM即使在待机期间也消耗大量电力，因此对这种便携式电子系统的电池寿命具有重大影响。更具体地说，由于电荷泄漏，必须定期刷新存储在DRAM单元中的数据。从数据写入到DRAM单元到由于电荷泄漏而导致数据达到受损阈值所经过的时间在此称为存储器的数据保留时间。数据保留时间越长，刷新存储单元的频率就越低。DRAM中的每次刷新操作都消耗电力。因此，数据保留时间越长，需要的刷新电力就越低。重要的是记住，不仅存储单元泄漏，而且DRAM外围电路也不断泄漏。通过外围电路泄漏消耗的电力可能使刷新消耗的电力相形见绌，尤其在嵌入式DRAM ( —种高性能DRAM技术)的情况下。即使未存取存储器时(即，当存储器处于待机模式时)，也将消耗刷新(或数据保留)和外围电路泄漏电力。待机模式通常被定义为这样一种模式:其中未存取存储器(例如，在读取或写入操作期间)，并且存储在存储器中的部分或全部数据被保留。在电力关键的应用中，通常在待机中消耗大部分电力。在此类应用中，重要的是最小化外围电路泄漏和刷新电力，使其达到尽可能低的水平。
技术实现思路
有利地，本专利技术的各方面提供一种用于降低动态存储器(例如，DRAM)中的整体功耗的机制。为了实现这一点，本专利技术的各实施例在其中不执行读取、写入或刷新操作的深度休眠操作模式期间，有利地切断到驱动位线的存储电路和其它外围电路的电力，同时允许存储单元在没有电力的情况下临时保持状态。这种状态在此称为深度休眠。因此，存储器被配置为使长期深度休眠与短期刷新突发相交错，其中恢复电力只是为了执行刷新操作。根据本专利技术的一个实施例，一种存储器件包括一个或多个存储单元，每个所述存储单元具有连接到其的对应位线和字线以便分别存取所述存储单元；与至少一个字线耦合的字线电路；以及与至少一个位线耦合的位线电路。所述存储器件还包括与所述位线电路和字线电路耦合的至少一个控制电路。所述控制电路可经由所述位线电路和字线电路以及所述位线和字线操作，以便导致将状态信息存储在所述存储单元中。至少一个切换元件根据至少一个控制信号，选择性地将所述存储单元、所述位线电路和字线电路以及所述控制电路连接到至少一个电源。所述控制电路生成所述控制信号，以便在将状态信息保留在所述存储单元中时，将所述字线电路和位线电路的至少多个部分与所述电源断开连接。根据本专利技术的另一个实施例，提供一种用于促进存储电路中的数据保留模式的方法，所述存储电路包括多个动态存储单元以及耦合到所述存储单元的位线和字线，每个所述存储单元具有与之关联的唯一一对对应位线和对应字线以便分别存取所述存储单元。所述方法包括以下步骤:当接收到进入所述数据保留模式的请求时，使处于第一模式的所述存储电路的长期操作与处于第二模式的所述存储电路的短期操作突发相交错，在所述第一模式下，断开到至少驱动所述位线的电路的电力并且所述存储单元保留它们的存储在其中的相应状态信息，在所述第二模式下，仅为用于执行所述存储单元的刷新的电路恢复电力并且刷新所述存储单元。从以下将结合附图阅读的对本专利技术的示例性实施例的详细描述，本专利技术的这些和其它特性、目标以及优点将变得显而易见。【附图说明】现在仅通过实例的方式参考附图描述本专利技术的实施例，这些附图是:图1是示出其中可以实现本专利技术技术的示例性存储电路的至少一部分的框图；图2是示出根据本专利技术一个实施例的用于在存储电路中执行定期唤醒和刷新以及进入和退出数据保留模式的示例性方法的至少一部分的流程图；图3A是示出根据本专利技术一个实施例的可操作以便生成适合与图1中所示的示例性存储电路一起使用的位线电压的示例性线性电压调节器的至少一部分的示意图；图3B是示出根据本专利技术另一个实施例的可操作以便生成适合与图1中所示的示例性存储电路一起使用的位线电压的示例性线性电压调节器的至少一部分的示意图；图4A是示出根据本专利技术一个实施例的示例性字线驱动电路的至少一部分的示意图；图4B是示出根据本专利技术的一个备选实施例的示例性字线驱动电路的至少一部分的不意图；图5是示出根据本专利技术一个实施例的适合在图4A中所示的示例性字线驱动电路中使用的示例性电压电平相移电路的至少一部分的示意图；图6是示出根据本专利技术一个实施例的用于在存储电路中显著延长深度休眠模式的持续时间的示例性方法的至少一部分的流程图；图7是示出根据本专利技术另一个实施例的用于在存储电路中显著延长深度休眠模式的持续时间的示例性方法的至少一部分的流程图；以及图8是示出根据本专利技术一个方面形成的示例性处理系统的至少一部分的框图。应该理解，为简单和清晰起见示出附图中的元素。可以在商业上可行的实施例中有用或必需的通用但容易理解的元素可能未被示出，以便促成所示实施例的更少妨碍的视图。【具体实施方式】在此将在用于延长DRAM(例如，独立或嵌入式)中的刷新周期的示例性方法和装置的上下文中描述本专利技术的各实施例。但是，应该理解，本专利技术并不限于在此示例性地示出和描述的特定方法和装置。相反，本专利技术的实施例广泛地涉及以下技术:用于减少DRAM中的外围电路泄漏，从而降低刷新操作的频率并且有利地最小化DRAM中的功耗。通过这种方式，明显降低功耗，尤其在DRAM的待机操作模式(例如，空闲模式)期间。此外，给予了此处的教导后，对于所属
的技术人员来说显而易见的是，可以对所示的实施例进行各种修改，这些修改在本专利技术的范围之内。即，并未预期或推断关于在此描述的特定实施例的限制。为了描述和要求保护本专利技术的各个方面，术语MISFET如在此使用的，旨在被广泛解释并且包含任何类型的金属-绝缘体-半导体场效应晶体管。术语MISFET例如旨在包含利用氧化物材料作为其栅极介电层(即，M0SFET)，以及不使用氧化物材料作为其栅极介电层的半导体场效应晶体管。此外，尽管在首字母缩略词MISFET中引用术语“金属”，但术语MISFET也旨在包含其中从非金属(例如，多晶硅)形成栅极的半导体场效应晶体管。尽管在此描述的本专利技术的实施方式可以使用P沟道MISFET(以下称为“PFET”)和η沟道MISFET (以下称为“NFET”)实现，如可以使用互补金属-氧化物-半导体(CMOS)制造工艺形成的那样，但应该理解，本专利技术并不限于这些晶体管器件和/或这种制造工艺，并且可以类似地采用其它合适的器件(例如，双极结型晶体管(BJT)等)和/或制造工艺(例如，双极、BiCMOS等)，如所属
的技术人员理解的那样。此外，尽管本专利技术的实施例通常采用硅晶片制造，但本专利技术的实施例可以备选地采用包括其它材料的晶片制造，所述其它材料包括但不限于砷化镓(GaAs)、磷化铟(InP)等。作为简要概述，图1是示出其中可以实现本专利技术技术的示例性存储电路100的至少一部分的框图。存储电路100包括多个动态存储单元，它们可以实现为DRAM单元102 (仅示例性地示出其中一个)，每个DRAM单元102本文档来自技高网...

【技术保护点】
一种存储器件，包括：多个动态存储单元，每个所述存储单元具有连接到其的对应位线和对应字线以便分别存取所述存储单元；字线电路，其与至少一个字线耦合；位线电路，其与至少一个位线耦合；至少一个控制电路，其与所述位线电路和字线电路耦合，所述控制电路可经由所述位线电路、所述字线电路以及所述位线和字线操作，以便导致将状态信息存储在所述存储单元中；以及至少一个切换元件，其可操作以根据至少一个控制信号，选择性地将所述存储单元、所述位线电路和字线电路以及所述控制电路连接到至少一个电源；其中所述控制电路可在数据保留模式下操作，以生成所述至少一个控制信号，以便在将状态信息保留在所述存储单元中时，将所述字线电路和位线电路的至少多个部分与所述电源断开连接。

【技术特征摘要】
【国外来华专利技术】2011.11.30 US 13/307,8841.一种存储器件，包括: 多个动态存储单元，每个所述存储单元具有连接到其的对应位线和对应字线以便分别存取所述存储单元； 字线电路，其与至少一个字线耦合； 位线电路，其与至少一个位线耦合； 至少一个控制电路，其与所述位线电路和字线电路耦合，所述控制电路可经由所述位线电路、所述字线电路以及所述位线和字线操作，以便导致将状态信息存储在所述存储单元中；以及 至少一个切换元件，其可操作以根据至少一个控制信号，选择性地将所述存储单元、所述位线电路和字线电路以及所述控制电路连接到至少一个电源； 其中所述控制电路可在数据保留模式下操作，以生成所述至少一个控制信号，以便在将状态信息保留在所述存储单元中时，将所述字线电路和位线电路的至少多个部分与所述电源断开连接。2.根据权利要求1的存储器件，其中所述字线电路包括与对应字线连接的至少一个字线驱动器。3.根据权利要求2的存储器件，其中所述字线驱动器可操作以生成当到所述字线电路的电力被断开连接时在所述对应字线上保持的负字线电压。4.根据权利要求1的存储器件，其中所述位线电路包括与对应位线连接的至少一个位线预充电电路和读出放大器。5.根据权利要求4的存储器件，其中当到所述位线电路的电力被断开连接时，由所述位线预充电电路生成的位线电压保持在规定的电压电平。6.根据任一上述权利要求的存储器件，其中所述至少一个切换元件包括至少一个晶体管，其具有连接到所述存储器件中的第一电路节点的第一源极/漏极、连接到所述存储器件中的第二电路节点的第二源极/漏极，以及适于接收所述控制信号的栅极，所述晶体管可操作以根据所述控制信号而电连接所述第一和第二电路节点。7.根据权利要求1的存储器件，其中所述控制电路可在数据保留期间操作以在至少第一和第二操作模式之间交替，其中在所述第一模式下，刷新存储在所述存储单元中的数据，并且在所述第二模式下，当到至少所述位线电路的电力被断开连接时，在所述存储单元中保留状态信息。8.根据权利要求7的存储器件，其中所述第二模式是深度休眠模式而所述第一模式是刷新模式，并且其中所述第一模式具有与之关联的第一持续时间，所述第一持续时间显著短于与所述第二模式关联的第二持续时间。9.根据权利要求8的存储器件，其中所述第二持续时间比所述第一持续时间大至少10倍。10.根据权利要求1的存储器件，其中所述控制电路可操作以利用纠错编码延长所述存储器件的数据保留期。11.根据权利要求1的存储器件，其中所述位线电路包括: 晶体管，其适于连接在所述至少一个电源和对应位线之间，所述晶体管可操作以接收第一控制信号，并适于根据所述第一控制信号，选择性地将所述对应位线与所述至少一个电源连接； 比较器，其具有与所述对应位线连接的第一输入端和适于接收参考电压的第二输入端，所述比较器可操作以生成第二控制信号，所述第二控制信号指示所述对应位线上的电压和所述参考电压之间的差；以及 控制器，其可操作以接收所述第二控制信号并生成所述第一控制信号，以便所述对应位线上的所述电压大约被保持在所述参考电压。12.根据权利要求11的存储器件，其中所述位线电路可操作以接收指示所述存储器件的操作模式的第三控制信号，根据所述第三控制信号而关断所述晶体管，从而将所述对应位线与所述电源断开连接。13.根据权利要求12的存储器件，其中所述位线电路进一步包括: 分频器，其适于接收提供给所述位线电路的输入时钟信号，并适于生成输出时钟信号，所述输出时钟信号具有的频率是所述输入时钟信号的频率的规定划分；以及 多路复用器，其具有适于接收所述输入时钟信号的第一输入端、适于接收所述输出时钟信号的第二输入端，以及适于接收所述第三控制信号的控制输入端，所述多路复用器可操作以根据所述第三控制信号生成第四控制信号，所述第四控制信号指示所述输入时钟信号和所述输出时钟信号之一。14.根据权利要求1的存储...

【专利技术属性】
技术研发人员：W·R·雷奥尔，R·K·蒙托耶，M·施佩林，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：美国;US