存储器中的峰值功率管理机构制造技术

本发明专利技术公开了存储器中的峰值功率管理机构。一种用于在包括子阵列块的存储器存储阵列中管理峰值功率的机制可以通过使对于每个子阵列块的字线信号激活交错来降低与读写操作相关联的峰值电流。具体地，每个子阵列块中的字线单元可以生成对于每个子阵列块的字线信号，使得一个子阵列块的读字线信号不会与另一子阵列块的写字线同时地从一个逻辑电平转换到另一个逻辑电平。此外，字线单元可以生成对于每个子阵列块的字线信号，使得给定子阵列块的读字线不会与另一子阵列块的读字线信号同时地从一个逻辑电平转换到另一个逻辑电平。

【技术实现步骤摘要】

本公开内容涉及存储器，并且更具体地涉及峰值功率降低。
技术介绍
许多设备包括嵌入式存储器和/或板上存储器。在许多这样的设备中，这些存储器可能占据集成电路管芯的主要部分。相应地，这些存储器可能消耗大量功率。然而，在一些情况中，有问题的可能不是所消耗的平均功率，而是峰值功率，这是因为，电流使用中的电涌或大的峰值可能导致主Vdd电源上的电压跌落。这些电压跌落不仅可能导致存储器的不适当操作，而且可能导致连接到该电源的其它电路的不适当操作。
技术实现思路
公开了存储器中的用于管理峰值功率的机构的各种实施例。广泛地说，可以预料到存储器存储阵列中的用于管理峰值功率的机构。在包括许多子阵列块的存储器中，通过使对于每个子阵列块的字线信号激活相交错，可能降低与读操作和写操作相关联的峰值电流。具体地，字线单元可以被配置成生成对于每个子阵列块的字线信号，使得一个子阵列块的读字线信号并不与另一个子阵列块的写字线信号同时地从一个逻辑电平转换到另一个逻辑电平。此外，字线单元可以被配置成生成对于每个子阵列块的字线信号，使得给定子阵列块的读字线不与另一子阵列块的读字线信号同时地从一个逻辑电平转换到另一个逻辑电平。在一个实施例中，一种存储器包括存储阵列，所述存储阵列包括多个子阵列块，并且每个子阵列块包括字线驱动单元。每个字线驱动单元可以生成用于发起读操作的读字线信号以及用于发起写操作的写字线信号，使得给定字线驱动单元的读字线信号和不同字线驱动单元的写字线不会同时地从一个逻辑电平转换到另一个逻辑电平。在一种具体实现中，每个字线驱动单元还可以生成读字线信号，使得没有读字线信号同时地从一个逻辑电平转换到另一个逻辑电平。附图说明图1是处理器的方框图。图2是包括用于降低峰值功率的机构的存储器的一部分的一个实施例的方框图。图3是描述图2中的存储器的实施例的操作方面的时序图。图4是描述图2中的存储器的实施例的额外操作方面的时序图。图5是系统的一个实施例的方框图。通过例子的方式在附图中示出了具体实施例，并且将在本文中详细地描述这些具体实施例。然而，应当理解的是，即使在针对特定特征只描述单个实施例的情况下，附图和详细描述也并不是要将权利要求限制于所公开的特定实施例。相反，意图是要覆盖对于从公开内容受益的本领域技术人员显而易见的所有修改、等价形式以及替换。在本公开内容中提供的特征的例子旨在是解释性的而不是限制性的，除非明确另外地陈述。如贯穿本申请使用的，以许可的意义(即，具有……的可能的意思)而不是强制的意义(即，必须的意思)来使用词语“可以”。类似地，词语“包括(include)”、“包括(including)”和“包括(includes)”表示包括但不限于。各个单元、电路或其它组件可以被描述为“被配置成”执行一任务或多个任务。在这样的上下文中，“被配置成”是对结构的宽泛记载，通常表示“具有”在操作期间执行该任务或多个任务的“电路”。这样，即使在单元/电路/组件当前未开启时，单元/电路/组件也可以被配置成执行任务。通常，形成与“被配置成”相对应的结构的电路可以包括硬件电路。类似地，为了便于描述，可以将各种单元/电路/组件描述成执行任务或多个任务。这样的描述应当被解释成包括短语“被配置成”。记载被配置成执行一个或多个任务的单元/电路/组件明确地旨在不援引U.S.C.§ 112第35条第6款来解释该单元/电路/组件。本公开内容的范围包括本文(显式地或隐式地)公开的任何特征或特征组合或者其任意概括，而不管其是否消除了本文所解决的问题中的任何一个或全部。相应地，在该申请(或者要求其优先权的申请)进行期间，可以针对任何特征任何这样的组合来形成新的权利要求。具体地，参考所附权利要求，可以将来自从属权利要求的特征与独立权利要求的特征组合，并且可以以任何适当的方式而不仅仅是所附权利要求中枚举的特定组合方式来组合来自各个独立权利要求的特征。具体实施例方式现在转到图1，示出了处理器的一个实施例的方框图。处理器10包括耦合到获取控制单元12的指令高速缓存(ICache) 14。该处理器还包括耦合到获取控制单元12以及寄存器组22的解码单元16，寄存器组22进而耦合到执行内核24。执行内核24耦合到接口单元34，接口单元34可以根据需要耦合到处理器10的外部接口。注意，在为了简化的适当情况中，可以只使用数字来提及 具有包括数字和字母的附图标记的组件。 在一个实施例中，获取控制单元12被配置成提供程序计数器地址(PC)，以用于从指令高速缓存14进行获取。指令高速缓存14被配置成向获取控制单元12提供回要被馈送到解码单元16中的(具有PC的)指令。解码单元16通常可以被配置成将这些指令解码成指令操作(op)并将这些解码的op提供给执行内核24。解码单元16还可以将解码的操作数提供给寄存器组22，寄存器组22可以向执行内核24提供操作数。解码单元16还可以被配置成调度每个指令并提供正确的寄存器值以供执行内核24使用。存储器组22还可以从执行内核24接收要被写入到寄存器组22的结果。相应地，寄存器组22通常可以包括可用于存储操作数和结果的任意寄存器集合。因此，可以使用各种存储类型(例如，触发类型存储设备、随机存取存储器(RAM)等)来实现寄存器组22。指令高速缓存14可以包括控制逻辑和存储器阵列。存储器阵列可以用于存储被高速缓存的要被处理器10执行的指令以及相关联的高速缓存标记。指令高速缓存14可以具有任意的容量和结构(例如，直接映射的、组关联的、全关联的等等)。指令高速缓存14可以包括任意的高速缓存行大小。可以预料到处理器10可以实现任何适当的指令集架构(ISA)，例如ARM ，PowerPC 或x86 ISA、其组合等等。在一些实施例中，处理器10可以实现使得一个或多个虚拟地址空间对于执行软件是可见的的地址转换方案。例如，使用一组页表、段或其它虚拟存储转换方案，将虚拟地址空间中的存储器访问转换成与系统可用的实际物理存储器相对应的物理地址空间。在采用地址转换的实施例中，处理器10可以将一组最近和/或频繁使用的虚拟到物理地址转换存储在转换后备缓冲器(TLB)中，例如指令TLB (ITLB) 30。执行内核24可以执行由每个指令指示的各种操作(例如，MOV、ADD、SHIFT、LOAD、STORE等)。在所示的实施例中，执行内核24包括数据高速缓存26，其可以是用于存储要被处理器10处理的数据的高速缓存存储器。与指令高速缓存14类似，数据高速缓存26可以具有任意适当的容量、结构或行大小(例如，直接映射的、集关联的、全关联等)。此外，数据高速缓存26可以在这些细节中的任意一个方面与指令高速缓存14有所不同。与指令高速缓存14 一样，在一些实施例中，可以使用物理地址位来对数据高速缓存26进行部分或完全寻址。相应地，可以以与上面关于ITLB 30所描述的方式类似的方式提供数据TLB (DTLB)32，用以对虚拟到物理地址转换进行高速缓存，以在访问数据高速缓存26中使用。注意，虽然ITLB 30和DTLB 32可以执行类似的功能，但是在各个实施例中，它们可以被实现得不同。例如，它们可以存储不同数量的转换和/或不同的转换信息。 接口单元34通常可以包括用于将处理器10在外部接口上连接到本文档来自技高网...

【技术保护点】
一种存储器（200），包括：存储阵列（201），其包括多个子阵列块（203、207）；其中，所述子阵列块中的每一个包括字线驱动单元（205、209），所述字线驱动单元（205、209）被配置成生成用于发起读操作的读字线信号以及用于发起写操作的写字线信号，使得给定字线驱动单元的读字线信号和不同字线驱动单元的写字线不会同时从一个逻辑电平转换到另一个逻辑电平。

【技术特征摘要】
2011.11.01 US 13/286,3651.一种存储器(200)，包括: 存储阵列(201)，其包括多个子阵列块(203、207)； 其中，所述子阵列块中的每一个包括字线驱动单元(205、209)，所述字线驱动单元(205、209)被配置成生成用于发起读操作的读字线信号以及用于发起写操作的写字线信号，使得给定字线驱动单元的读字线信号和不同字线驱动单元的写字线不会同时从一个逻辑电平转换到另一个逻辑电平。2.按权利要求1所述的存储器，其中，每个字线驱动单元还被配置成生成所述读字线信号，使得没有读字线信号同时从一个逻辑电平转换到另一个逻辑电平。3.按权利要求1所述的存储器，其中，每个字线驱动单元还被配置成生成所述写字线信号，使得没有写字线 信号同时从一个逻辑电平转换到另一个逻辑电平。4.按权利要求1所述的存储器，其中，每个字线驱动单元还被配置成生成所述读字线信号和所述写字线信号，使得给定字线驱动单元的读字线信号的上升边缘和所述不同字线驱动单元的写字线信号的上升边缘不会同时从一个逻辑电平转换到另一个逻辑电平。5.按权利要求1所述的存储器，其中，每个字线驱动单元还被配置成生成所述读字线信号和所述写字线信号，使得给定字线驱动单元的读字线信号的下降边缘和所述不同字线驱动单元的写字线信号的下降边缘不会同时从一个逻辑电平转换到另一个逻辑电平。6.按权利要求1所述的存储器，其中，每个字线驱动单元还被配置成使得所述读字线信号的下降边缘在预定时间量之后进行转换。7.按权利要求1所述的存储器，其中，每个字线驱动单元还被配置成使得所述写字线信号的下降边缘响应于时钟信号的下降边缘进行转换。8.一种系统(500),包括: 存储器(200);以及 耦合到所述存储器的一个或多个处理器(10)，其中，所述一个或多个处理器中的至少一个包括嵌入式存储器(14、22、26)； 其中，所述嵌入式存储器包括: 存储阵列(201 )，其包括多个子阵列块(203、207 )； 其中，所述子阵列块中的每一个包括字线驱动单元(205、209)，所述字线驱动单元(205、209)被配置成生成用于发起读操作的读字线信号以及用于发起写操作的写字线信号，使得给定字线驱动单元的读字线...

【专利技术属性】
技术研发人员：E·M·麦库姆斯，
申请(专利权)人：苹果公司，
类型：发明
国别省市：