确定存储器页状况制造技术

本发明专利技术包含用于操作半导体存储器的方法、装置、模块和系统。一个方法实施例包含在不使用输入／输出（Ｉ／Ｏ）电路的情况下确定存储器单元页的状况，以及通过所述Ｉ／Ｏ电路输出所述状况。

【技术实现步骤摘要】

本专利技术大体上涉及半导体存储器装置、方法和系统，且更明确地说涉及操作半导体 存储器。
技术介绍
存储器装置通常提供为计算机或其它电子装置中的内部半导体集成电路。存在许多 不同类型的存储器，(尤其)包含随机存取存储器(RAM)、只读存储器(ROM)、动态 随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)和快闪存储器。快闪存储器装置可用作用于广泛范围的电子应用的易失性和非易失性存储器。快闪 存储器装置通常使用允许实现高存储器密度、高可靠性和低功率消耗的单晶体管存储器 单元。快闪存储器的用途包含用于固态驱动器(SSD)、个人计算机、个人数字助理(PDA)、 数码相机、蜂窝式电话、便携式音乐播放器(例如，MP3播放器)和电影播放器的存 储器。程序代码和系统数据(例如，基本输入/输出系统(BIOS))通常存储在快闪存储 器装置中。此信息(尤其)可用于个人计算机系统中。快闪存储器的一些用途可包含在 不擦除数据的情况下对编程到快闪存储器装置的数据的多次读取。两种常见类型的快闪存储器阵列结构是"与非(NAND)"和"或非(NOR)"结构， 此等名称来源于配置各自的基本存储器单元配置的逻辑形式。NAND阵列结构将其浮 动栅极存储器单元的阵列配置在矩阵中，使得所述阵列的"行"中每一浮动栅极存储器 单元的栅极耦合到存取线，所述存取线在此项技术中通常称为"字线"。然而，每一存 储器单元不通过其漏极直接耦合到数据线(其在此项技术中通常称为数位线，例如位线)。事实上，所述阵列的存储器单元以源极到漏极的方式一起串联耦合在源极线与感 测线之间，其中共同耦合到一条特定感测线的存储器单元称为一 "列"。NAND阵列结构中的存储器单元可编程到所需状态。也就是说，电荷可被置于存 储器单元的浮动栅极上或从所述浮动栅极移除以将单元置于若干经编程状态中。举例来说，单级单元(SLC)可表示两个状态，例如1或0。快闪存储器单元还可存储两个以 上状态，例如1111、 0111、 0011、 1011、 1001、 0001、 0101、 1101、 1100、 0100、 0000、 1000、 1010、 0010、 0110和1110。此类单元可称为多状态存储器单元、多数位单元或多级单元(MLC)。 MLC可允许制造较高密度存储器而不会增加存储器单元的数目，因 为每一单元可表示一个以上数位，例如一个以上位。MLC可具有两个以上经编程状态， 例如能够表示四个数位的单元可具有十六个经编程状态。对于一些MLC，所述十六个 经编程状态中的一者可以是擦除状态。对于这些MLC，最低编程状态不被编程到擦除 状态以上，即如果单元被编程到最低状态，那么其保持处于擦除状态而不是在编程操作 期间将电荷施加到所述单元。其它十五个已编程状态可称为"未擦除"状态。存储器单元页可具有与其相关联的例如擦除和/或未擦除的状况。存储器单元页的 状况可基于(例如，取决于)页中存储器单元的状态。 一个确定存储器单元页的状况的 操作可包含将页中存储器单元的所感测状态从耦合到所述页的寄存器输出到输入/输出 (I/O)电路。
技术实现思路
无附图说明图1是根据本专利技术的一个或一个以上实施例的非易失性存储器阵列的一部分的示 意图。图2A说明根据本专利技术的一个或一个以上实施例的存储器结构的框图。 图2B说明根据本专利技术的一个或一个以上实施例的存储器结构的框图。 图3说明根据本专利技术的一个或一个以上实施例的存储器结构的框图。 图4说明根据本专利技术的一个或一个以上实施例的存储器结构的框图。 图5A说明根据本专利技术的一个或一个以上实施例的用于确定存储器单元页的状况的 逻辑电路。图5B说明根据本专利技术的一个或一个以上实施例的用于确定存储器单元页的状况的 逻辑电路。图6说明根据本专利技术的一个或一个以上实施例的存储器装置的操作期间各种信号 的时序图。图7是具有根据本专利技术的一个或一个以上实施例操作的至少一个存储器装置的电 子存储器系统的功能框图。图8是具有根据本专利技术的一个或一个以上实施例操作的至少一个存储器装置的存 储器模块的功能框图。具体实施方式本专利技术包含用于操作半导体存储器的方法、装置、模块和系统。 一个方法实施例包含在不使用输入/输出(I/O)电路的情况下确定存储器单元页的状况；以及通过所述I/Q电路输出所述状况。在本专利技术的以下详细描述中，参看附图，附图形成本专利技术的一部分且附图中以说明的方式展示可如何实践本专利技术的一个或一个以上实施例。充分详细地描述这些实施例以使所属领域的一般技术人员能够实践本专利技术的实施例，且应了解，可利用其它实施例，且可在不脱离本专利技术范围的情况下作出过程、电和/或结构上的变化。如本文所使用，尤其相对于图中的参考标号的指示符"N"和"M"指示本专利技术的一个或一个以上实施例可包含如此指明的若干特定特征。本文的图式遵循编号惯例，其中第一数位对应于图形标号，且剩余数位标识出图中的元件或组件。不同图式之间的类似元件或组件可通过使用类似数位来标识出。举例来说，U0可指代图1中的元件"10"，且图2中类似元件可指代为210。将了解，本文中各个实施例中所示的元件可经添加、交换和/或消除以便提供本专利技术的若干额外实施例。另外，将了解，图中提供的元件的比例和相对尺度希望说明本专利技术的实施例，且不应在限定性意义上理解。图l是根据本专利技术的一个或一个以上实施例的非易失性存储器阵列IOO的一部分的示意图。图1的实施例说明NAND结构非易失性存储器。然而，本文描述的实施例不限于此实例。如图1所示，存储器阵列IOO包含存取线(例如，字线105-1、 ...、 105-N)和交叉数据线(例如，局部位线107-1、 107-2、 107-3、…、107-M)。为了便于在数字环境中寻址，字线105-1、 ...、 105-N的数目和局部位线107-1、 107-2、 107-3..... 107-M的数目可以是二的某次幂，例如256字线乘以4,096位线。存储器阵列100包含NAND串109-1、 109-2、 109-3、…、109-M。每一 NAND串包含非易失性存储器单元111-1..... lll-N,每一者与字线105-1..... 105-N和局部位线107-1、 107-2、 107-3、…、107-M的交叉相关联。每一 NAND串109-1 、 109-2、109-3、 ...、 109-M的非易失性存储器单元111-1、 ...、 lll-N以源极到漏极的方式串联连接在源极选择门(SGS)(例如，场效应晶体管(FET) 113)与漏极选择门(SGD)(例如，FET119)之间。源极选择门U3位于局部位线107-1与源极选择线117的交叉处，而漏极选择门U9位于局部位线107-1与源极选择线115的交叉处。如图1中说明的实施例中所示，源极选择门113的源极连接到共同源极线123。源极选择门113的漏极连接到相应NAND串109-1的存储器单元111-1的源极。漏极选择门119的漏极在漏极接触121-1处连接到相应NAND串109-1的局部位线107-1。漏极8选择门119的源极连接到相应NAND串109-1的最后存储器单元Ul-N (例如，浮动栅极晶体管)的漏极。在一个或一个以上实施例中，非易失性存储器本文档来自技高网...

【技术保护点】
一种用于操作存储器装置的方法，其包括：　　　　在不使用输入／输出（Ｉ／Ｏ）电路的情况下确定存储器单元页的状况；以及　　　　通过所述Ｉ／Ｏ电路输出所述状况。

【技术特征摘要】

【专利技术属性】
技术研发人员：弗兰克陈，魏昭，容圆，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：US[美国]