快闪存储器的分页缓冲器制造技术

本发明专利技术提供一种快闪存储器的分页缓冲器，其包含有一电压源，一锁定电路，以及多个切换开关，首先，控制该切换开关而重置该锁定电路的第一、二端分别达到一预定电平，若一存储单元不需编程化，当该电压电源输出一编程电压时，该锁定电路的第一、二端的电压维持不变，若该存储单元需编程化，当该电压源输出一编程电压时，该锁定电路的第一、二端的电压改变，而当该存储单元完成编程化之后，该锁定电路的第一、二端的电压分别回复至该预定电平。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术提供一种分页缓冲器，尤指一种增加快闪存储器操作效率的分页缓冲器。背景说明近年来，随着便携式(portable)电子产品的需求增加，快闪(flash)存储器的技术以及市场应用也日益成热扩大。这些便携式电子产品包括有数字相机的底片、手机、游戏机(video game apparatus)、个人数字助理(personal digitalassistant，PDA)的存储器、电话答录装置以及可编程IC等等。快闪存储器为一种非易变性存储器(non-volatile memory)，其运作原理是通过改变晶体管或存储单元的临界电压(threshold voltage)来控制门极通道的开关以达到存储数据的目的，使存储在存储器中的数据不会因电源中断而受到消失，而快闪存储器为电可擦除且可编程的只读存储器(electrically erasable andprogrammable read only memory，EEPROM)的一种特殊结构。请参阅附图说明图1，图1为现有的电可擦除且可编程的只读存储器10的结构示意图。电可擦除且可编程的只读存储器10包含有一基底(substrate)12，一源极(source)14，一漏极(drain)16，一浮动门极(floating gate)18，以及一控制门极(control gate)20。浮动门极18与基底12中的通道(channel)22之间以一氧化层24分离，而基底12是连接于一参考电压Vbb(一般是使用接地电压作为该参考电压)，若可擦除且可编程的只读存储器10为N型金属氧化半导体(NMOS)构造，则基底12为P型掺杂区，而源极14及漏极16为N型掺杂区，相反地，若可擦除且可编程的只读存储器10为P型金属氧化半导体(PMOS)构造，则基底12为N型掺杂区，而源极14及漏极16为P型掺杂区。电可擦除且可编程的只读存储器10的原理详述如下，输入控制门极20的控制电压Vcg可改变浮动门极18上所存储的电子(electron)，所以透过浮动门极18上所存储的电子而进一步地改变形成通道22所需的临界电压。所以，在读取时，电可擦除且可编程的只读存储器10依据浮动门极18所存储的电子而区分为两种状态，其是将通道22中的电子经由氧化层24而驱动至浮动门极1 8以改变浮动门极18所存储的电子数目，当浮动门极18存储较多电子时，临界电压较高，而当浮动门极18存储较少电子时，临界电压也较低，因此，为了使可擦除且可编程的只读存储器10的源极14与漏极16导通，必须于控制门极20输入一控制电压Vcg以修正浮动门极18的临界电压对通道22的影响，并经由读取源极14与漏极16之间导通的电流值以判定于该外加控制电压Vcg下，电可擦除且可编程的只读存储器10所代表的状态为“1”或“0”。为了对电可擦除且可编程的只读存储器10进行编程化，因此必须控制浮动门极18上所存储的电子数量，一般是利用FN穿遂(Fowler-Nordheimtunneling)或热电子注入(hot electron injection)的方式，举例来说，对于热电子注入的方式而言，其是于控制门板20输入10伏特的控制电压Vcg，于漏极16输入5伏特的电压Vd，以及于源极14输入接地电压Vs。当电子经由通道22自源极14移动至漏极16时，控制门极20与源极14所形成的电场以及源极14与漏极16所形成的电场会使漏极16周围的电子开始加速移动而产生高能量的电子，最后控制门板20所提供的正电压会将通道22中达到足以克服氧化层24的相对应能量障壁(potential energy barrier)的电子吸引并传导至浮动门极18。而对于FN穿遂的方式而言，其是于控制门极20输入-7伏特的控制电压Vcg，漏极16为浮接(floating)，以及于源极14输入正电压Vs，所以氧化层24会产生由源极14与控制门板20所形成的电场，因此浮动门极18上所存储的电子便会受源极14与控制门极20所形成的电场影响而足以克服氧化层24所对应的能量障壁，最后浮动门极18上所存储的电子会穿遂(tunnel)氧化层24而传导至源极14。但是，相对于其他存储装置，例如动态随机存取存储器的存取，快闪存储器对浮动门极18进行充电及放电的过程相对地十分缓慢，因此也限制了快闪存储器存取数据的速度。请参阅图2，图2为现有的快闪存储器30的功能方块图。快闪存储器30包含有一控制电路32，一感测放大电路(sense amplifier)34，一状态寄存器(status register)36，一电位提升电路(charge pump)38，一第一解码电路(Ydecoder)40，一第二解码电路(X decoder)42，以及一存储器44。存储器44包含有多个以阵列方式排列的存储单元46，用来存储二进制数据，控制电路32则控制快闪存储器30的运作以存取存储器44中的每一存储单元46，而状态寄存器36则记录存储器44目前的执行状态(写入，读取，或是擦除)，因此一电脑系统便可透过控制电路32来读取状态寄存器36并决定后续操作，感测放大电路34则可读取存储单元46并加以放大，电位提升电路38则可提供存储单元46进行写入，读取，或是擦除时的相对应电压电平，而第一解码电路40以及第二解码电路42是用来对存储器44中每一行(column)及列(row)所对应的存储单元46进行定址工作。由于每一存储单元46的快闪存储器结构并非一致，亦即于图1所示的电可擦除且可编程的只读存储器10中，电子经由氧化层24到达浮动门极18的特性是无法准确掌控的，因此每一存储单元46的浮动门极18的电子存储状况不易经由外加电压而准确控制，所以当第一解码电路40接收控制电路32的数据并定址第n列上的存储单元46，而第二解码电路42亦接收控制电路32的数据，并依据该数据及电位提升电路38所提供的电压电平来分别对第n列上的每一存储单元46进行编程化(program)，使第n列上的每一存储单元46依据控制电路32的数据而存储相对应二进制值。如上所述，每一存储单元46的特性不同，因此于一预定时间后，部分存储单元46已完成编程化，而仍有部分存储单元46因为本身特性而尚未完成编程化的步骤，所以，快闪存储器30必须对第n列上的每一存储单元46进行一验证(verify)的步骤，以确认每一存储单元46的浮动门板18均已依据控制电路32的数据而存储相对应电子，然而，逐一对每一存储单元46进行验证需耗费相当冗长的时间，且当快闪存储器30检测到有一存储单元46未完成编程化后，则会对第n列上的每一存储单元46再重新进行一次编程化，直到每一存储单元46所存储的数据与控制电路32的数据相符为止，所以，只要一个字节(byte)的数据中有一比特(bit)有问题，则该字节会不停地重复进行编程化，不但耗费时间且减低快闪存储器30的效率，而且过度地进行编程化亦可能会破坏存储单元46的结构而使存储器44失效。专利技术概述因此，本专利技术的主要目的在于提供一种快闪存储器的分页缓冲器，以解决上述问题。本专利技术提供一种分页缓冲器，用来依据一输入信号更新快闪存储器中的存储单元存储的数据，该分页缓冲器包含有一电压源，一锁定电路，以及多个切换开关。该电压源用来输出本文档来自技高网...

【技术保护点】
一种分页缓冲器（ｐａｇｅ ｂｕｆｆｅｒ），用来依据一输入信号更新一快闪存储器（ｆｌａｓｈ ｍｅｍｏｒｙ）中的存储单元（ｍｅｍｏｒｙ ｃｅｌｌ）所存储的数据，该分页缓冲器包含有：一电压源，用来输出一第一电压以及一第二电压；一锁定电路（ ｌａｔｃｈ ｃｉｒｃｕｉｔ），其包含有一第一端及一第二端，且当其中一端为一高电压电平时，则另一端为一低电压电平，该锁定电路是用来依据输入该第一端或第二端的输入信号而锁定（ｌａｔｃｈ）该第一端及第二端的相对应电压电平；以及多个切换开关，其 包含有：一重置开关，连接于该电压源与该锁定电路的第一端之间；一载入开关，连接于该锁定电路的第二端；一验证开关，连接于该锁定电路的第一端；一控制开关，其一端连接于该电压源，而另一端分别连接于该载入开关与该验证开关；以及一写 入开关，连接于该锁定电路的第二端及该存储单元；其中于第一时段时，控制该重置开关使该锁定电路的第一、二端分别达到一预定电平，于第一时段后的第二时段时，读取该输入信号并控制该载入开关以及该控制开关以调整该锁定电路的相对应第一、二端的电压电平 ，于第二时段后的第三时段时，依据该输入信号控制该写入开关以及该控制开关，并对该存储单元进行相对应的数据更新，而于第三时段后的第四时段时，控制该验证开关以及该控制开关以验证该输入信号是否与该存储单元所存储的数据相符，若该存储单元所存储的数据与该输入信号相符，则该存储单元完成对应于该输入信号的数据更新，若该存储单元存储的数据与该输入信号不符，则重复第三时段与第四时段的操作，直到该存储单元完成对应于该输入信号的数据更新为止。...

【技术特征摘要】
1.一种分页缓冲器(Page buffer)，用来依据一输入信号更新一快闪存储器(flash memory)中的存储单元(memory cell)所存储的数据，该分页缓冲器包含有一电压源，用来输出一第一电压以及一第二电压；一锁定电路(latch circuit)，其包含有一第一端及一第二端，且当其中一端为一高电压电平时，则另一端为一低电压电平，该锁定电路是用来依据输入该第一端或第二端的输入信号而锁定(latch)该第一端及第二端的相对应电压电平；以及多个切换开关，其包含有一重置开关，连接于该电压源与该锁定电路的第一端之间；一载入开关，连接于该锁定电路的第二端；一验证开关，连接于该锁定电路的第一端；一控制开关，其一端连接于该电压源，而另一端分别连接于该载入开关与该验证开关；以及一写入开关，连接于该锁定电路的第二端及该存储单元；其中于第一时段时，控制该重置开关使该锁定电路的第一、二端分别达到一预定电平，于第一时段后的第二时段时，读取该输入信号并控制该载入开关以及该控制开关以调整该锁定电路的相对应第一、二端的电压电平，于第二时段后的第三时段时，依据该输入信号控制该写入开关以及该控制开关，并对该存储单元进行相对应的数据更新，而于第三时段后的第四时段时，控制该验证开关以及该控制开关以验证该输入信号是否与该存储单元所存储的数据相符，若该存储单元所存储的数据与该输入信号相符，则该存储单元完成对应于该输入信号的数据更新，若该存储单元存储的数据与该输入信号不符，则重复第三时段与第四时段的操作，直到该存储单元完成对应于该输入信号的数据更新为止。2.如权利要求1所述的分页缓冲器，其中该快闪存储器另包含一检测电路，用来读取该存储单元存储的数据，并比较该输入信号及该存储单元存储的数据以控制该控制开关的开启或关闭。3.如权利要求2所述的分页缓冲器，其于第一时段时，开启该重置开关，且该电压源输出该第一电压给该锁定电路的第一端，使该锁定电路的第一端趋近一第一电压电平以及该锁定电路的第二端趋近一第二电压电平。4.如权利要求3所述的分页缓冲器，其中该第一电压电平为高电压电平，而该第二电压电平为低电压电平。5.如权利要求3所...

【专利技术属性】
技术研发人员：林元泰，何建宏，
申请(专利权)人：力旺电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]