半导体集成电路器件制造技术

本发明专利技术提供了设置有实现加速的接口电路的半导体集成电路器件。第一输入电路向其中输入数据选通信号，并且第二输入电路向其中输入与该数据选通信号的变化时刻同步形成的数据。第二延迟时间确定电路响应于经由所述第一输入电路输入的数据选通信号来确定相对于预定确定区域中的内部时钟的到达延迟时间。使利用该数据选通信号进行采样并且通过第二输入电路输入的数据与内部时钟同步。设置第一延迟时间确定电路，其根据经由相等地设置为第一输出电路以及第一和第二输入电路的信号延迟时间的虚拟输入／输出电路发送的测试时钟来确定每个信号延迟时间。确定区域根据第一延迟时间确定电路的确定结果而随时间改变。

【技术实现步骤摘要】
相关申请的交叉参考本申请要求2006年6月20日递交的日本专利申请No.2006-169485和2005年9月13日递交的日本专利申请No.2005-265819的优先权，这里将其内容作为参考引入本申请中。
技术介绍
本专利技术涉及半导体集成电路器件，如具有连接有例如移动DDR-SDRAM(双数据率-同步动态随机存取存储器)的存储接口控制器的微控制器，并且尤其涉及当应用于使读取数据与内部时钟同步的同步电路时有效的技术。本申请的专利技术人等已经提出了一种技术，其中在诸如如专利文献(日本未审专利公报No.2005-78547)中所介绍的具有与DDR-SDRAM连接的存储接口控制器的数据处理器的半导体集成电路中，在存储接口控制器一侧，使读取数据与内部时钟同步。这种同步技术旨在使用关于如专利文献1的图1所示的DDR-SDRAM在读取周期中输入的数据选通信号来确定数据选通信号相对于内部时钟的到达延迟，基于通过移动存储器所携带的数据选通信号的相位获得的信号来对读取数据进行采样，并且基于到达延迟的确定结果来使所采样的读取数据与内部时钟同步。如专利文献1的图11所示，脉冲控制电路测量输入/输出缓冲器的每个本文档来自技高网...

【技术保护点】
一种半导体集成电路器件，包括：接口电路；数据处理器；以及时钟发生器，其中该时钟发生器产生内部时钟和外部时钟，其中该接口电路包括：第一输出电路，其将该外部时钟提供给外部器件；第一输入电路 ，其输入在该外部器件处对应于该外部时钟形成的数据选通信号；第二输入电路，其输入在该外部器件处与该数据选通信号的变化时刻同步形成的数据；虚拟输入／输出电路，其中将信号延迟时间分别同等地设置到所述第一输出电路以及所述第一和第二输 入电路中的任何一个；脉冲控制电路，其将测试时钟提...

【技术特征摘要】
JP 2005-9-13 265819/2005;JP 2006-6-20 169485/20061.一种半导体集成电路器件，包括接口电路；数据处理器；以及时钟发生器，其中该时钟发生器产生内部时钟和外部时钟，其中该接口电路包括第一输出电路，其将该外部时钟提供给外部器件；第一输入电路，其输入在该外部器件处对应于该外部时钟形成的数据选通信号；第二输入电路，其输入在该外部器件处与该数据选通信号的变化时刻同步形成的数据；虚拟输入/输出电路，其中将信号延迟时间分别同等地设置到所述第一输出电路以及所述第一和第二输入电路中的任何一个；脉冲控制电路，其将测试时钟提供给所述虚拟输入/输出电路；第一延迟时间确定电路，其响应于通过所述虚拟输入/输出电路发送的所述测试时钟来确定信号延迟时间；第二延迟时间确定电路，其响应于经由所述第一输入电路输入的数据选通信号来确定相对于预定确定区域中的所述内部时钟的到达延迟时间；采样电路，其根据通过将经由所述第一输入电路输入的所述数据选通信号的相位移动90°获得的定时信号来对经由所述第二输入电路输入的数据进行采样；以及同步电路，其根据所述第二延迟时间确定电路的确定结果使所采样的数据与所述内部时钟同步，并且其中所述第二延迟时间确定电路的所述确定区域根据所述第一延迟时间确定电路的确定结果而随时间改变。2.根据权利要求1所述的半导体集成电路器件，其中所述接口电路还包括第二输出电路和第三输出电路，其中所述第二输出电路的输出端子连接到所述第一输入电路的输入端子，而所述第三输出电路的输出端子连接到所述第二输入电路的输入端子，其中所述第二输出电路将数据选通信号提供给所述外部器件，并且其中所述第三输出电路与通过所述第二输出电路输出的数据选通信号的变化时刻同步地将数据提供给所述外部器件。3.根据权利要求2所述的半导体集成电路器件，其中构成所述虚拟输入/输出电路的输出电路的输出端子以及其输入电路的输入端子连接到外部端子。4.根据权利要求2所述的半导体集成电路器件，还包括接收所述第一延迟时间确定电路的输出信号的校正电路，其中所述第一延迟时间确定电路的所述确定输出通过所述校正电路与对应于所述第一输出电路以及所述第一和第二输入电路中的任何一个的所述信号延迟时间相匹配。5.根据权利要求3所述的半导体集成电路器件，其中所述外部器件是不具有时钟同步电路的移动DDR SDRAM。6.根据权利要求5所述的半导体集成电路器件，还包括对应于所述接口电路而设置的、并且对所述移动DDR SDRAM进行存取控制的存储控制器。7.根据权利要求6所述的半导体集成电路器件，其中当在所述移动DDR SDRAM的预定刷新间隔期间不存在读周期时，所述存储控制器产生用于进行所述第二延迟时间确定电路的确定操作的虚拟读周期。8.根据权利要求7所述的半导体集成电路器件，其中所述存储控制器响应于加电复位产生用于进行所述第二延迟时间确定电路的确定操作的虚拟读周期。9.根据权利要求8所述的半导体集成电路器件，其中在所述移动DDR SDRAM的刷新周期中进行所述第一延迟时间确定电路的确定操作。10.根据权利要求9所述的半导体集成电路器件，其中每隔多个刷新周期进行所述第一延迟时间确定电路的确定操作。11.一种半导体集成电路器件，包括接口电路；数据处理器；以及时钟发生器，其中该时钟发生器产生内部时钟和外部时钟，其中该接口电路包括第一输出电路，其将该外部时钟提供给外部器件；第一输入电路，其输入在该外部器件处对应于该外部时钟形成的数据选通信号；第二输入电路，其输入在该外部器件处与该数据选通信号的变化时刻同步形成的数据；第三输入/输出电路，其连接到第一电容单元；脉冲控制电路，其能够将脉冲信号输出到所述第三输入/输出电路；第一延迟时间确定电路，其响应于通过所述第三输入/输出电路发送的所述脉冲信号来确定信号延迟时间；第二延迟时间确定电路，其响应于经由所述第一输入电路输入的所述数据选通信号来确定相对于预定确定区域中的所述内部时钟的到达延迟时间；采样电路，其根据通过将经由所述第一输入电路输入的所述数据选通信号的相位移动90°获得的定时信号来对经由所述第二输入电路输入的数据进行采样；以及同步电路，其根据所述第二延迟时间确定电路的确定结果使所采样的数据与所述内部时钟同步，并且其中所述第二延迟时间确定电路的所述确定区域根据所述第一延迟时间确定电路的确定结果而随时间改变。12.根据权利要求11所述的半导体集成电路器件...

【专利技术属性】
技术研发人员：松井重纯，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：JP[日本]