共用系统存储器的可扩充式仲裁装置制造方法及图纸

一种共用系统存储器的可扩充式仲载装置，利用外围装置和主逻辑芯片组间仲载总线的设置，使外围装置共用系统存储器，其以两或三个仲载交握信号设置于外围装置和主逻辑芯片组之间，由主逻辑芯片组仲载外围装置对系统存储器的控制权。再者，本发明专利技术亦具有先占的功能，令外围装置的控制权在某规定时间内先行让开。最后，该外围装置分别以ＲＡＳ信号，经集极断路的方式耦接成一ＲＡＳ－ＩＮ及于主逻辑芯片组上。（*该技术在2015年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术有关于电脑系统，特别是有关于一种适用于电脑系统的共用系统存储器的可扩充式仲载装置。请参照附图说明图1，所示为熟知一电脑系统结构的方框示意图。此电脑系统包括一中央处理单元10(CPU)、一主逻辑芯片组11(CoreLogic Chipset)、一系统存储器12、以及复数外围装置13、14、15等，每一外围装置13、14、15均分别设置有专属的区域存储器13M、14M、15M等，作为数据储存和缓冲之用，另外，尚具有一主总线16(Host Bus)、一外围元件接口总线17(Peripheral ComponentInterface BusPCI Bus)及一存储器总线18。中央处理单元10经由主总线16与主逻辑芯片组11进行数据的交换，而主逻辑芯片组11经由存储器总线18与系统存储器12进行数据交换，再者，各外围装置13-15分别经由外围元件接口总线17与主逻辑芯片组11进行数据交换。然而，此熟知的电脑结构里，每一外围装置(譬如是显示系统、区域性网路系统、MPEG系统等)均具有专属的区域存储器，而此区域存储器所需的数据均须藉由自身的的驱动程序，透过中央处理单元10执行后，依序经主逻辑芯片组11和外围元件接口总线17及于外围装置13、14、15接收，再分别传送至其专属的区域存储器13M、14M、15M内，此数据传输路径可表为中央处理单元10→主总线16→主逻辑芯片组11→外围元件接口总线17→外围装置13-15→区域存储器13M-15M，如是，由中央处理单元10及至区域存储器13M-15M须经过此漫长的路径来传送，就数据传输的效率而言，会耗费转换于各总线上的时间，再者，各外围装置个别设置专属区域存储器亦不符合经济效益的考量。由于一般外围装置所需求的存储器都不大，故外围装置大抵只提供一行地址选通RAS(Row Address Strobe)信号线，以耦接对应至一个存储器群组，若要能扬弃区域存储器而与系统存储器共用的话，因系统存储器12具有好几个群组，并且会随着使用者的扩充而改变，熟知有些作法都会限定使用者必得于特定的群组插上存储器，或者须使用跨接线(Jumper)方式来调整，因而造成使用者的不便。有鉴于此，本专利技术的主要目的，在于提供一种共用系统存储器的可扩充式仲载装置，只需藉由主逻辑芯片组和各外围装置间设置两或三个仲载交握信号，即可获致令外围装置共用系统存储器的目的。以及，本专利技术的另一目的，在于提供一种提高共用系统存储器效率的方法，缩短中央处理单元及于外围装置使用存储器的传输层级，而能提高整个系统的效率。另外，本专利技术的再一目的，在于提供一种共用系统存储器的可扩充式仲载装置，能自动切换外围装置对应至系统存储器所属的群组，使得外围装置所使用的系统存储器不必局限在固定的群组，而能有较佳的应用弹性。为实现本专利技术的上述目的，提供了一种共用系统存储器的可扩充式仲载装置，包括一存储器总线；一系统存储器，耦接于该存储器总线上；一主逻辑芯片组，耦接于该存储器总线上，经由该存储器总线与该系统存储器做数据交换；复数外围装置，耦接至该存储器总线，经由该存储器总线分别与该系统存储器做数据交换；每一该外围装置与该主逻辑芯片组间以一第一请求信号、一第二请求信号和一获允信号互为耦接，其中，该等第一和第二请求信号是由该外围装置及于该主逻辑芯片组，要求使用该系统存储器的信号，而该获允信号是由该主逻辑芯片组及于该外围装置，允计该外围装置使用该系统存储器的信号；当该外围装置致能该第一请求信号，要求使用该系统存储器时，则该主逻辑芯片组于一第一时间间隔内致能该获允信号，告知该外围装置可使用该系统存储器；当该外围装置致能该第二请求信号，要求使用该系统存储器时，则该主逻辑芯片组于一第二时间间隔内致能该获允信号，告知该外围装置可使用该系统存储器，而该第二时间间隔系小于该第一时间间隔；以及，当该主逻辑芯片组须使用该系统存储器时，则该主逻辑芯片组将该获允信号禁能，而业经致能的该第一和第二请求信号中之一者，须于一第三时间间隔内禁能，亦可藉由提供一种共用系统存储器的可扩充式仲载装置，包括一存储器总线；一系统存储器，耦接于该存储器总线上；一主逻辑芯片组，耦接于该存储器总线上，经由该存储器总线与该系统存储器做数据交换；复数外围装置，耦接至该存储器总线，经由该存储器总线分别与该系统存储器做数据交换；每一该外围装置与该主逻辑芯片组间以一请求信号和一获允信号互为耦接，其中，该请求信号是由该外围装置及于该主逻辑芯片组，要求使用该系统存储器的请求信号，而该获允信号是由该主逻辑芯片组及于该外围装置，允许该外围装置使用该系统存储器的认可信号；当该外围装置致能该请求信号，要求使用该系统存储器时，则该主逻辑芯片组于一第一时间间隔内致能该获允信号，告知该外围装置可使用该系统存储器；当该外围装置选通触发该请求信号后，要求使用该系统存储器时，则该主逻辑芯片组于一第二时间间隔内致能该获允信号，告知该外围装置可使用该系统存储器，而该第二时间间隔小于该第一时间间隔；以及，当该主逻辑芯片组须使用该系统存储器时，则该主逻辑芯片组将该获允信号禁能，而业经致能的该请求信号须于一第三时间间隔内禁能。为使本专利技术的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下附图简要说明图1是熟知一电脑系统结构的方框示意图；图2是根据本专利技术的一电脑系统的方框示意图；图3是根据本专利技术的一仲载装置的方框图；图4是根据图3一般优先权提出请求及经获允的时序图；图5是根据图3高优先权提出请求及经获允的时序图；图6是根据图3当主逻辑芯片组急需系统存储器致使外围装置让出控制权的时序图；图7是无高低优先权令HPREQ#失效的电路图；图8是根据本专利技术另一仲载装置的方框图；图9是根据图8一般优先权提出请求及经获允的时序图；图10是根据图8高优先权提出请求及经获允的时序图；图11是根据图8当主逻辑芯片组急需系统存储器致使外围装置让出控制权的时序图；以及图12是由外围装置自动切换共用存储器至适当的系统存储器群组结构示意图。请参照图2，所示为根据本专利技术的一电脑系统结构的方框示意图。根据本专利技术的电脑系统包括一中央处理单元20(CPU)、一主逻辑芯片组21(Core Logic Chipset)、一系统存储器22、以及复数外围装置23、24、25等，本图仅以三个外围装置为例，然外围装置的数目并不以三个为限，一个、二个乃至大于三个以上皆能适用于本专利技术；另外，尚具有一主总线26(Host Bus)、一外围元件接口总线27、一共用存储器总线28及一仲载总线29(Arbitration Bus)；中央处理单元20经由主总线26与主逻辑芯片组21进行数据的交换，主逻辑芯片组21及各外围装置23-25经共用存储器总线28与系统存储器22进行数据交换，再者，主逻辑芯片组21及各外围装置23-25分别及于外围元件接口总线27，执行各种输入/输出的运作。另外，根据本专利技术尚令各外围装置23、24、25所输出的RAS(Row AddressStrobe)信号RAS0、RAS1、RAS2，以集极断路(Open-collector)的方式连接在一起，成一RAS_IN信号及于主逻辑芯片组21上。为使外围装置能共享系统存储本文档来自技高网...

【技术保护点】
一种共用系统存储器的可扩充式仲载装置，包括：一存储器总线；一系统存储器，耦接于该存储器总线上；一主逻辑芯片组，耦接于该存储器总线上，经由该存储器总线与该系统存储器做数据交换；复数外围装置，耦接至该存储器总线，经由该存储器总线分别与该系统存储器做数据交换；每一该外围装置与该主逻辑芯片组间以一第一请求信号、一第二请求信号和一获允信号互为耦接，其中，该等第一和第二请求信号是由该外围装置及于该主逻辑芯片组，要求使用该系统存储器的信号，而该获允信号是由该主逻辑芯片组及于该外围装置，允许该外围装置使用该系统存储器的信号；当该外围装置致能该第一请求信号，要求使用该系统存储器时，则该主逻辑芯片组于一第一时间间隔内致能该荻允信号，告知该外围装置可使用该系统存储器；当该外围装置致能该第二请求信号，要求使用该系统存储器时，则该主逻辑芯片组于一第二时间间隔内致能该获允信号，告知该外围装置可使用该系统存储器；而该第二时间间隔系小于该第一时间间隔；以及，当该主逻辑芯片组须使用该系统存储器时，则该主逻辑芯片组将该荻允信号禁能，而业经致能的该等第一和第二请求信号中之一者，须于一第三时间间隔内禁能。２、按照权利要求１所述的共用系统存储器的可扩充式仲载装置，其中，每一该外围装置以一行地址选通ＲＡＳ信号，藉由集极断路的方式互为耦接成一输入信号及于该主逻辑芯片组。...

【技术特征摘要】

【专利技术属性】
技术研发人员：颜志展，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]