存储器系统体系结构具有串联的存储器设备。存储器系统为可扩缩的，以包括任意数量的存储器设备，而没有任何性能下降或者复杂的重新设计。每一个存储器设备具有串行的输入/输出接口，用于在其他存储器设备和存储器控制器之间通信。存储器控制器以至少一个位流来发布命令，其中该位流遵循模块化命令协议。该命令包括具有可选的地址信息和设备地址的操作码，使得仅有所寻址的存储器设备对命令起作用。与每个输出数据流和输入命令数据流并行地分别提供分离的数据输出选通和命令输入选通信号，用于识别数据的类型和数据的长度。模块化命令协议被用于在每一存储器设备中执行并发的操作以进一步提高性能。
【技术实现步骤摘要】
本专利技术总的涉及存储器系统。更具体地，本专利技术涉及用于大容量存储应用的串联存储器设备的存储器系统。
技术介绍
闪速存储器是常用的一类非易失性存储器，其广泛用作诸如数字照相机和便携数字音乐播放器的消费电子设备的大容量存储。当前可获得的闪速存储器芯片的密度可达32G比特(4GB)，由于单个闪存芯片的尺寸小，其适合用在流行的USB闪存驱动器中。图I是公知的与非闪速存储器的一个存储体的总的框图。本领域中的普通技术人员将理解闪速存储器设备能够具有任意数量的存储体。存储体30被组织为k+1个块。每一块包括与非存储器单元串，具有互相串联的多达i+1个闪速存储器单元。相应地，字线WLO到WLi连接到存储器单元串中的每一个闪速存储器单元的栅极。与信号SSL(串选择线)相连的串选择设备选择性地将存储器单元串连接到位线，而连接到信号GSL(接地选择线)的接地选择设备将存储器单元串选择性地连接到诸如VSS的电源线。串选择设备和接地选择设备为n沟道晶体管。存储体30的所有块公用j+1个位线，并且每一位线连接到块到[k]的每一块中的一个与非存储器单元串。每一字线(WL0到WLi)、SSL和GSL信号连接到块中的每个与非存储器单元串中的相同的对应的晶体管设备。本领域内的普通技术人员应该可以意识到存储在沿着一个字线的闪速存储器单元中的数据是指页面数据。数据寄存器32在存储体30外部连接到每一位线，用于存储将要编程到一个页面的闪速存储器单元的一个页面的写数据、或者从闪速存储器单元存取的一个页面的读取数据。数据寄存器32还包括读出电路用于读出从一个页面的闪速存储器单元读取的数据。在编程操作期间，数据寄存器执行编程验证操作，以确保该数据被正确编程到与所选字线相连接的闪速存储器单元中。存储体30的每一存储器单元可以存储数据的单个位或者数据的多个位。一些闪速存储器设备将具有多于一组的数据寄存器以增加吞吐量。八百万像素的数字照相机和具有音乐和视频能力的便携数字娱乐设备的出现促进了对于存储大量数据的超高容量的要求，而这种要求是单个闪速存储器设备不能满足的。因此，将多个闪速存储器设备组合在一起形成存储器系统来有效增加可用的存储容量。例如，这样的应用可能需要20GB的闪存存储密度。图2为与主机系统12集成的现有技术的闪速存储器系统10的框图。闪速存储器系统10包括和主机系统12通信的存储器控制器14以及多个非易失性存储器设备16。主机系统包括诸如微控制器、微处理器或者计算机系统的处理设备。图2的闪速存储器系统10被配置为包括一个通道18，其中存储器设备16并行连接到通道18。本领域的普通技术人员可以理解存储器系统10可以具有与通道相连的、多于或者少于四个的存储器设备。通道18包括一组公用总线，包括连接到所有其相应的存储器设备的数据和控制线。每一存储器设备可以由存储器控制器14提供的各自的芯片选择信号CE#1、CE#2、CE#3和CE#4来启用/禁止。“#”指示信号为有效的低逻辑电平信号。存储器控制器14负责用于根据主机系统12的操作经通道18发送命令和数据到所选择的存储器设备。从存储器设备读取的数据经通道18被返回所述存储器控制器14和主机系统12。闪速存储器系统10的操作与时钟CLK同步，时钟CLK被并行地提供到每一存储器设备16。闪速存储器系统10通常称为多点(multi-drop)配置，其中所述存储器设备16关于通道18并行连接。 在闪速存储器系统10中，非易失性存储器设备16能够互相相同，并且典型地实现为与非闪速存储器设备。本领域内的普通技术人员将理解闪速存储器可以组织为存储体， 每一存储体可以被组织为块，以有利于块擦除。大部分商业可获得的与非闪速存储器设备被配置为具有两个存储体的存储器。存在将对系统性能产生不利的影响的特定问题。闪速存储器系统10的配置产生物理性能的限制。对于延伸跨越系统的大量并行信号，它们所运载信号的信号完整性将被串扰、信号偏斜、同步开关噪声(SSN)削弱。由于闪速控制器和闪速存储器设备之间的每个信号轨道为了信号传输被频繁充放电，在这样的配置中的功耗也成为一个问题。随着系统时钟频率的增长，功耗也增加。由于单个存储器设备的驱动能力相对长信号轨道的载荷小，也存在可以并行连接到通道的存储器设备的数量的实际限制。此外，随着存储器设备的数量的增加，需要更多的芯片使能信号(CE#)，并且时钟信号CLK需要被发送给附加的存储器设备。由于大范围的时钟分布的时钟性能问题为本领域公知，其需要被解决。因此，为了适应具有大量存储器设备的存储器系统，必须使用具有较多通道的控制器，或者和/或系统需要以较低频率时钟驱动。被配置为具有多通道和附加芯片使能信号的控制器增加了存储器系统的成本。另外，存储器系统被限制于少量的存储器设备。因此，期望提供一种能够支持任意数量的存储器设备的存储器系统体系结构。
技术实现思路
实施例的一个方面用来消除或者减轻前述存储器系统的至少一个缺陷。在第一方面，提供一种具有控制器和存储器设备的存储器系统。所述控制器包括用于提供串行位流命令包的串行通道输出端口，和用于接收串行位流读取数据包的串行通道输入端口。所述串行位流命令包包括操作码和设备地址。所述存储器设备具有用于从所述控制器接收所述串行位流命令包的输入端口，并且用于如果所述设备地址对应于所述存储器设备则执行所述操作码。所述存储器设备通过输出端口提供所述串行位流命令包并且如果所述操作码对应于读取功能则通过所述输出端口随后提供所述串行位流读取数据包。根据本专利技术的实施例，存在串行耦合在所述存储器设备和所述控制器之间的至少一个插入的存储器设备。所述至少一个插入的存储器设备具有用于接收并传递所述串行位流命令包到所述存储器设备的输入端口，并且如果设备地址对应于所述存储器设备并且所述操作码对应于读取功能，则随后提供所述串行位流读取数据包。根据其它实施例，并行提供互补时钟信号到所述存储器设备和所述至少一个插入的存储器设备，或者提供互补时钟信号到所述至少一个插入的存储器设备，并且通过所述至少一个插入的存储器设备传递到所述存储器设备，并且通过所述存储器设备传递到所述控制器。在本方面的进一步实施例中，存储器系统包括所述控制器和所述存储器设备之间的扩展链路，用于接收扩展模块和跳线的其中一个。所述至少一个插入的存储器设备为具有耦合装置的扩展模块的一部分，所述耦合装置被配置用于与所述扩展链路电耦合。根据进一步的实施例，所述存储器设备和所述至少一个插入的存储器设备的每一个包括本地存储器核心以及用于响应所述串行位流命令包控制所述本地存储器核心的串行接口和控制逻辑块。所述存储器设备本地存储器核心与所述至少一个插入的存储器设备 本地存储器核心基于与非闪存，或者可以是DRAM、SRAM、与非闪速和或非闪速存储器核心。在本方面的又一实施例中，所述串行位流命令包具有模块化结构，其中所述串行位流命令包的尺寸可变。所述串行位流命令包可以包括用于提供所述操作码和所述设备地址的命令字段，其中，所述命令字段包括用于提供所述操作码的第一子字段和用于提供所述设备地址的第二子字段。所述串行位流命令包可以包括用于提供所述操作码和所述设备地址的命令字段和用于提供行地址和列地址的其中一个的地址字段。所述串行位流命令包可以包括用于提本文档来自技高网...
【技术保护点】
一种在具有串联的存储器设备的存储器系统的所选择的存储器设备中执行并发操作的方法，包括：接收第一命令；响应所述第一命令，在所述所选择的存储器设备的第一存储体中执行核心操作；在所述第一存储体中执行核心操作期间接收第二命令；和响应所述第二命令，在所述所选择的存储器设备的第二存储体中执行核心操作。
【技术特征摘要】
2006.08.22 US 60/839,329;2006.12.06 US 60/868,7731.ー种在具有串联的存储器设备的存储器系统的所选择的存储器设备中执行并发操作的方法，包括 接收第一命令； 响应所述第一命令，在所述所选择的存储器设备的第一存储体中执行核心操作； 在所述第一存储体中执行核心操作期间接收第二命令；和 响应所述第二命令，在所述所选择的存储器设备的第二存储体中执行核心操作。2.权利要求I的方法，还包括 接收第三命令，用于从所述第一存储体和所述第二存储体的其中之ー请求结果信息，和 响应所述第三命令，输出包含所述结果信息的读取数据包。3.权利要求2的方法，其中，所述结果信息包括状态寄存器数据和读取数据的其中之o4.权利要求2的方法，其中，所述第一命令、所述第二命令和所述第三命令为包括一系列位的命令包，被逻辑配置为包括 用于提供操作码和设备地址的必须的命令字段； 跟随所述命令字段的可选地址字段，用于在所述操作码对应于读取或者写操作时提供行和列地址的其中ー个，和 跟随所述地址字段的可选数据字段，用于在所述操作码对应于所述写操作时提供写数据。5.权利要求4的方法，其中， 与所述第一命令并行接收第一命令选通，所述第一命令选通具有对应于所述第一命令的长度的有效持续时间，和 与所述第二命令并行接收第二命令选通，所述第二命令选通具有对应于所述第二命令的长度的有效持续时间。6.权利要求5的方法，其中，接收数据输入选通，当所述数据输入选通处于有效电平时，用于启用所述读取数据包的输出。7.权利要求6的方法，其中，所述第一命令选通与所述第二命令选通通过至少ー个数据锁存时钟边沿分离。8.权利要求6的方法，其中，所述第二命令选通与数据输入选通通过至少ー个数据锁存时钟边沿分离。9.权利要求I的方法，还包括在接收所述第一命令之前上电所述所选择的存储器设备。10.权利要求9的方法，其中，所述上电步骤包括 在功率转变之前，使控制信号有效以维持所述所选择的存储器设备处于缺省状态； 当使所述控制信号有效时，将所选择的存储器设备的功率电平从第一电压电平转变为第二电压电平； 等待预定持续长度的时间，以允许所述功率电平稳定；和 使所述控制信号无效，以将所述所选择的存储器设备从缺省状态释放，从而阻止所述所...
【专利技术属性】
技术研发人员：金镇祺，吴学俊，潘弘柏，S·普日贝尔斯基，
申请(专利权)人：莫塞德技术公司，
类型：发明
国别省市：
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