本发明专利技术涉及用于检查处理器（1）的主存储器（3）的方法和装置，该处理器包括高速缓冲存储器（2）和多个寄存器（6）和/或寄存器存储器（R）。按照本发明专利技术，在运行存储器测试（T）之前，中断当时可能运行的启动序列，将临时对于存储器测试（T）所需的数据写入至少一个寄存器（6）或保持在那里，并且激活高速缓冲存储器（2）对主存储器（3）的存取。在此，通过高速缓冲存储器（2）这样进行对主存储器（3）的存取，使得比特模式（BM）被写入高速缓冲存储器（2）并通过该高速缓冲存储器写入主存储器（3）并且又从主存储器（3）中通过高速缓冲存储器（2）被读出并比较，其中，主存储器（3）的待测试的区域大于高速缓冲存储器（2）的大小，并且重新开始或继续可能在执行存储器测试（T）之前被中断的启动序列。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种用于检查处理器的主存储器的方法。此外，本专利技术还涉及一种用于检查处理器的主存储器的装置。
技术介绍
在现代的计算机系统中通常的是，处理器具有尽可能大并且低成本的主存储器。对于通过处理器处理程序来说，在此需要不同的存储器存取，诸如加载/读取、存储和/或写数据、运算和/或命令。由于安全性和/或运行要求的原因，通常要不时地检查主存储器的部件。由主存储器的大小和处理器对主存储器的相对长的存取时间决定了，存储器测试需要许多时间并且例如违背了处理器的短的启动时间的要求。
技术实现思路
因此，本专利技术要解决的技术问题是，加速用于检查处理器的主存储器的方法。此夕卜，本专利技术要解决的技术问题是，简化用于检查主存储器的装置。就方法来说的技术问题按照本专利技术通过在权利要求1中给出的特征解决。关于装置，上述技术问题通过在权利要求11中给出的特征解决。本专利技术的有利构造是从属权利要求的内容。在用于检查处理器的主存储器(该主存储器具有多个存储器单元)的方法中，在进行存储器测试之前中断当时可能运行的启动序列并且将临时对于存储器测试所需的数据，诸如程序变量，写入至少一个寄存器或保持在那里。此外，激活高速缓冲存储器对主存储器的存取，其中对主存储器的存储器单元的存取通过高速缓冲存储器在存储器测试期间这样按照本专利技术进行，使得比特模式被写入高速缓冲存储器并通过该高速缓冲存储器写入主存储器并且从主存储器中通过高速缓冲存储器又被读出并比较，其中主存储器的待测试的区域大于高速缓冲存储器的大小。然后，重新开始或继续可能在执行存储器测试之前被中断的启动序列(Hochlaufsequenz)。于是，在存储器测试结束之后又将高速缓冲存储器与主存储器分离并且重新开始或继续在执行存储器测试之前被中断的启动序列。此外，将从主存储器又读出的比特模式与所产生的额定比特模式比较。特别地，在操作系统开始之前运行存储器测试，其中当时运行的启动序列是处理器的计算机程序的初始化程序。这样的方法在使用至少一个具有明显更短的存取时间的快速的高速缓冲存储器的条件下，可以实现更安全的和相对于现有技术来说明显更快的对于主存储器的测试过程。在此，逐级和/或逐块地进行主存储器的测试。处理器优选构造为微处理器。微处理器是其中所有组件布置在一个微芯片上的处理器。合适地，为了特别是逐字地、逐单元地和/或逐块地检查主存储器，作为比特模式(Bitmuster)使用具有零和/或一的模式。在此，例如将主存储器划分为相同大的互相独立的区域，例如字、块，并且由此是逐字的或逐块的，这些区域可以在时间上不同地被读取或写入。例如将先后跟随的存储器字周期性地写入先后跟随的存储器组或块中或从中读取。通过测试先后跟随的存储器组或块可以缩短存取时间，因为至主存储器的数据总线的宽度大于处理器的字宽。为了主存储器的持续安全的运行，在逐单元地检查的情况下多次测试主存储器的一个或多个存储器单元。与之类似地，在逐块的测试中多次测试一个或多个存储器块。利用已知的值和该值的补数(逆)来描述每个存储器单元(Speicherzelle),从而每个比特必须一次保持为值“ I”并且一次保持为值“O”。在一种简单的实施方式中，周期性地测试主存储器的一个或多个存储器单元和/或块。替换地或附加地，测试可以事件控制地进行。例如存储器测试可以由引导加载器(Bootlader)在操作系统开始之前运行。此外在错误的程序运行之后，由处理器自动激活主存储器测试并且运行至少一次或多次。合适地，在运行主存储器的存储器测试之前运行地址和/或数据线的测试。在此，地址和/或数据线的测试通过处理器对主存储器的直接存取而不是通过高速缓冲存储器来进行。由此，地址和/或数据线的测试以通常方式通过直接存取在存储器测试之前被运行。借助地址和/或数据线的测试在存储器测试之前的运行特别地识别制造错误，例如断线、短路。用于识别存储器芯片错误的存储器测试，特别地在两个前面的测试，即地址线和数据线的测试正常地、也就是无错误地进行的条件下才运行。为了避免数据损失，将临时的程序数据或变量在存储器测试期间、特别是在地址和/或数据线的测试之后并且在存储器测试之前，在寄存器中进行中间存储(zwischengespeichert)。在存储器测试运行之后这些程序数据或变量又可以被读出并且写入到高速缓冲存储器和/或主存储器中。特别地，如果用于中间存储临时数据的寄存器数量不够，则重新开始并且由此重复启动序列，以便重新建立临时数据。对于在存储器测试期间丢失的临时数据不再被需要的情况，继续启动序列。为了分析所运行的存储器测试，将由比特模式的比较得出的结果写入处理器的寄存器中。在本专利技术的扩展中，使用多个高速缓冲存储器，其中一个高速缓冲存储器用于存储程序代码(也称为程序或指令高速缓冲存储器)而另一个高速缓冲存储器用于存储当前的，即，当时所使用的数据和/或变量，诸如程序变量和地址数据，(也称为数据高速缓冲存储器)。在此，存储程序代码的高速缓冲存储器被用于加速对程序代码的存取。数据高速缓冲存储器(即，存储临时数据的高速缓冲存储器)被用于特别是存储和加速对主存储器的存取。优选地，程序代码和特别是包含了存储器测试的程序代码，被存储在读取存储器(ROM=只读存储器)中。在本专利技术的扩展中，在主程序中实现包含了存储器测试的程序代码。由此，避免了子程序调用，后者要求高性能的堆栈存储器。替换地，存储器测试可以作为子程序实现。在这种情况下，在子程序调用中实现程序的继续；由于从高速缓冲存储器中可能丢失的程序变量，而防止了跳回到主程序。关于用于检查处理器的主存储器的装置，按照本专利技术在主存储器和处理器之间这样布置高速缓冲存储器，使得在存储器测试期间可以通过高速缓冲存储器这样进行对主存储器的存储器单元的存取，使得可以将可预定的比特模式写入高速缓冲存储器中，特别是其存储器单元中并且经过它们写入主存储器中，特别是其存储器单元中，并且从它们中通过高速缓冲存储器又读出，其中处理器将从主存储器中又被读出的比特模式与额定比特模式比较，在其他情况下高速缓冲存储器与主存储器分离并且提供用于接受临时数据、特别是程序数据，其中高速缓冲存储器的大小小于主存储器的待测试区域。高速缓冲存储器作为具有快速存取时间的中间存储器的使用，实现了主存储器的存储器测试的加速。优选地，在此高速缓冲存储器可以在存储器芯片本身上集成。附图说明以下根据实施例参考附图详细描述本专利技术的其他优点、特征和细节。其中，图1示意性示出了用于检查处理器的主存储器的装置的实施方式的框图，和图2示意性示出了对于主存储器的存储器测试的流程图。互相相应的部分在所有附图中具有相同的附图标记。具体实施例方式图1示意性示出了用于检查处理器I的主存储器3的装置的实施方式的框图。处理器I可以是微处理器，其组件被布置在一个微芯片上(未详细示出)。在处理器I和主存储器3之间布置了高速缓冲存储器2，作为中间存储器或缓冲存储器。处理器I以常规方式通过数据、地址、错误和控制线4与高速缓冲存储器2相连，并且该高速缓冲存储器与主存储器3相连。在此，处理器I为了检查主存储器3在中间连接高速缓冲存储器2的条件下存取主存储器3。仅在存储器测试期间进行通过高速缓冲存储器2对主存储器3的存取，其他情况下高速缓冲存储器2与主存储本文档来自技高网...
【技术保护点】
一种用于检查处理器（1）的主存储器（3）的方法，该处理器包括高速缓冲存储器（2）和多个寄存器（6）和/或寄存器存储器（R），其特征在于，在运行存储器测试（T）之前，中断当时可能运行的启动序列，将临时对于存储器测试（T）所需的数据写入至少一个寄存器（6）或保持在那里，并且激活高速缓冲存储器（2）对主存储器（3）的存取，其中，通过高速缓冲存储器（2）这样进行对主存储器（3）的存取，使得比特模式（BM）被写入高速缓冲存储器（2）并通过该高速缓冲存储器写入主存储器（3），并且又从主存储器（3）中通过高速缓冲存储器（2）被读出并比较，其中，所述主存储器（3）的待测试的区域大于所述高速缓冲存储器（2）的大小，并且在存储器测试（T）结束之后重新开始或继续可能在执行存储器测试（T）之前被中断的启动序列。
【技术特征摘要】
【国外来华专利技术】2010.07.16 DE 102010027287.61.一种用于检查处理器(I)的主存储器(3)的方法，该处理器包括高速缓冲存储器(2)和多个寄存器(6)和/或寄存器存储器(R)， 其特征在于，在运行存储器测试(T)之前，中断当时可能运行的启动序列，将临时对于存储器测试(T)所需的数据写入至少一个寄存器(6)或保持在那里，并且激活高速缓冲存储器(2)对主存储器(3)的存取，其中，通过高速缓冲存储器(2)这样进行对主存储器(3)的存取，使得比特模式(BM)被写入高速缓冲存储器(2)并通过该高速缓冲存储器写入主存储器(3 )，并且又从主存储器(3 )中通过高速缓冲存储器(2 )被读出并比较，其中，所述主存储器(3)的待测试的区域大于所述高速缓冲存储器(2)的大小，并且在存储器测试(T)结束之后重新开始或继续可能在执行存储器测试(T)之前被中断的启动序列。2.根据权利要求1所述的方法，其特征在于，在存储器测试(T)结束之后将高速缓冲存储器(2)对主存储器(3)的存取分离。3.根据权利要求1所述的方法，其特征在于，在存储器测试(T)之前可选地运行的地址线和/或数据线的测试的情况下，只有在地址线和/或数据线的无错误的测试之后才开始所述存储器测试。4.根据上述权利要求中任一项所述的方法，其特征在于，作为比特模式(BM)使用具有零和/或一的模式。5.根据上述权利要求中任一项所述的方法，其特征在于，借助存储器测试(T)在操作系统开始之前测试所述主存储器(3)的一个或多个存储器单元(3.1至3.z)。6...
【专利技术属性】
技术研发人员：C希尔德纳，
申请(专利权)人：西门子公司，
类型：发明
国别省市：德国;DE
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