以串行编码方式进行芯片组间信号传输的装置制造方法及图纸

一种以串行编码方式进行芯片组间信号传输的装置，该芯片组包括一第一芯片与一第二芯片。第一芯片中包括一主控制单元、一主输出编码单元与一主输入解码单元，第二芯片包括一伺服控制单元、一伺服输出编码单元与一伺服输入解码单元，两芯片通过数据信号线、相位控制信号线与同步时钟脉冲信号线互相连接，从而减少了芯片组间的接口信号数。（*该技术在2016年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术有关于一种以串行编码(Serial Coding)方式进行芯片组(Chip Set)间的信号传输的装置，特别是有关于一种可以减少芯片组间的接口信号数，仍能双向的传输大量的并行信号的装置。芯片组间传输信号所需的接口信号数，常视实际信号的多少而定。当所需的接口信号数很多时，往往造成1、封装(Package)成本因接脚数多而增加。2、组装(Assembly)的复杂度因此提高。3、生产成本因芯片面积增大而增加。然而需要这么多接口信号数的原因通常都是因为要做到平行传输以提高整体效能，因此，在尽量不影响整体效能的条件下，熟知技术采用了多种方式以减少所需的接口信号数，例如是利用多路转换器(Multiplexer)及时分取样(Time Share Sampling)方法或利用串行传输方法。利用多路转换器及时分取样的方法，请参照附图说明图1，图1是一种芯片组的电路方块示意图。集成电路10中至少包括4个种类一样的数据接收单元120-123、一控制单元13与一多路分配器(De-multiplexer)14，而集成电路11中至少包括4个种类一样的数据传送单元150-153与一多路转换器16，其中，数据接收单元120-123与数据传送单元150-153两两成对，共同组成4组数据收发单元。数据接收单元120-123分别通过数据传输信号线群17a-17d接至多路分配器14，数据传送单元150-153分别通过数据传输信号线群17f-17i接至多路分配器16，而多路分配器14则通过数据传输信号线群17e接至多路转换器16。控制单元13分别通过控制信号线群18与19接至多路分配器14与多路转换器16，其根据不同的时钟脉冲(Clock)来决定进行数据传输的数据收发单元组别，所以在图1中的控制信号线群18与19就各为两条信号线所组成。当控制单元13决定了进行数据传输的数据收发单元组别时，就产生控制信号至多路分配器14与多路转换器16，令多路转换器16将某一数据传送单元的数据传输给多路分配器14。之后，再经由多路分配器14传给对应的数据接收单元。此方法的缺点之一是控制单元的时间脉冲要比数据传输速率快非常多，否则芯片组的效能表现会变差；而另一缺点是芯片组的功率消耗较大。利用串行传输的方法请参照图2，第一集成电路20的一输入通过串行数据输出(Serial Data Output)信号线24接至第二集成电路21的输出，而输出则分别通过芯片选择(Chip Select)信号线22、串行时钟脉冲(Serial Clock)信号线23与串行数据输入(SerialData Input)信号线25接至第二集成电路21的输入。当第一集成电路20欲对第二集成电路21进行数据存取时，会分别通过芯片选择信号线22、串行时钟脉冲信号线23送一芯片选择信号及一串行时钟脉冲信号至第二集成电路21，然后通过串行数据输出信号线24或串行数据输入信号线25进行数据存取。此方法的缺点之一是数据的存或取均是单一方向，无法以同一条信号线做双向的数据传输，接口信号数未能减至最低。缺点之二是芯片间的数据传输均须由第一集成电路20控制，第二集成电路21无法主动提出数据传输请求，不适用于复杂芯片组间的数据交换，只适用于存贮器类的集成电路，例如串行电可擦可编程只读存贮器(Serial EEPROM)。因此，本专利技术的主要目的就是在提供一种以串行编码方式进行芯片组间的信号传输的装置，用以减少芯片组间的接口信号数。根据本专利技术的主要目的，提出一种以串行编码方式进行芯片组间的信号传输的装置，其中，该芯片组包括一第一芯片与一第二芯片；该装置包括一相位控制信号线；一同步时钟脉冲信号线；一主控制单元，接至相位控制信号线与同步时钟脉冲信号线，用以产生转换相位信号、同步时钟脉冲信号、一主输出控制信号与一主输入控制信号，且分别通过相位控制信号线与同步时钟脉冲信号线输出转换相位信号与同步时钟脉冲信号；一伺服控制单元，通过相位控制信号线与同步时钟脉冲信号线接至主控制单元，用以接收转换相位信号与同步时钟脉冲信号，而后产生一伺服输出控制信号与一伺服输入控制信号；一数据信号线，用以传输数据；一主输出编码单元，接至主控制单元与数据信号线，用以产生一转换请求信号至主控制单元，令主控制单元产生转换相位信号与同步时钟脉冲信号，并接收主输出控制信号，通过数据信号线输出数据；一主输入解码单元，接至主控制单元与数据信号线，用以接收主输入控制信号，通过数据信号线接收数据；一伺服输出编码单元，接至伺服控制单元、主控制单元与数据信号线，用以接收伺服输出控制信号，通过该数据信号线输出数据，并可产生该转换请求信号至主控制单元，今主控制单元产生转换相位信号与同步时钟脉冲信号；一伺服输入解码单元，接至伺服控制单元与数据信号线，用以接收伺服输入控制信号，通过数据信号线接收数据。为让本专利技术的上述和其他目的、特征、和优点能更明显易懂，本文特举一较佳实施例，并配合附图，作详细说明如下附图简要说明图1是熟知的一种利用多路转换器及时分取样方法的电路方块示意图；图2是熟知的一种利用串行传输方法的方块示意图；以及图3是应用本专利技术的一较佳实施例的电路方块图；图4是图3中的主控制单元的相位控制与同步时钟脉冲波形图；以及图5是应用本专利技术的第二较佳实施例的电路方块图。请参照图3，其绘示依照本专利技术的一较佳实施例的方块示意图。为了方便说明起见，仅以3个集成电路间的数据传输为例，但并非用以限定本专利技术。第一集成电路30包括一主控制(Master Control)单元31、一主输出编码(Master Output Encoder)单元32与一主输入解码(Master Input Decoder)单元33，第二集成电路34包括一伺服控制(Slave Control)单元35、一伺服输出编码单元36与一伺服输入解码单元37，第三集成电路38包括一伺服控制单元39、一伺服输出编码单元40与一伺服输入解码单元41。主控制单元31的输出分别通过主输出控制信号线310接至主输出编码单元32的一输入、通过主输入控制信号线311接至主输入解码单元33的一输入、通过相位控制信号线312接至第二集成电路34中的伺服控制单元35的一输入与第三集成电路38中的伺服控制单元39的一输入、通过同步时钟脉冲信号线313接至第二集成电路34中的伺服控制单元35的另一输入与第三集成电路38中的伺服控制单元39的另一输入，而输入分别通过转换请求(Transfer Request)信号线320接至主输出编码单元32的一输出、通过数据信号线300接至第二集成电路34中的伺服输出编码单元36的输出与第三集成电路38中的伺服输出编码单元40的输出。主输出编码单元32的另一输出通过数据信号线300接至第二集成电路34中的伺服输入解码单元37的一输入与第三集成电路38中的伺服输入解码单元41的一输入，而另一输入则接至输出数据信号线。主输入解码单元33的另一输入通过数据信号线300接至第二集成电路34中的伺服输出编码单元36的输出与第三集成电路38中的伺服输出编码单元40的输出，而输出则接至输入数据信号线。第二集成电路34中的伺服控制单元35的输出分别通过控制信号线350接至伺服输出编码单元36的一输入，本文档来自技高网...

【技术保护点】
一种以串行编码方式进行芯片组间的信号传输的装置，其中，该芯片组包括一第一芯片与一第二芯片；该装置包括： 一相位控制信号线； 一同步时钟脉冲信号线； 一主控制单元，接至所述相位控制信号线与所述同步时钟脉冲信号线，用以产生转换相位信号、同步时钟脉冲信号、一主输出控制信号与一主输入控制信号，且分别通过所述相位控制信号线与所述同步时钟脉冲信号线输出所述转换相位信号与所述同步时钟脉冲信号； 一伺服控制单元，通过所述相位控制信号线与所述同步时钟脉中信号线接至所述主控制单元，用以接收所述转换相位信号与所述同步时钟脉冲信号，而后产生一伺服输出控制信号与一伺服输入控制信号； 一数据信号线，用以传输数据； 一主输出编码单元，接至所述主控制单元与所述数据信号线，用以产生一转换请求信号至所述主控制单元，令所述主控制单元产生所述转换相位信号与所述同步时钟脉冲信号，并接收所述主输出控制信号，通过所述数据信号线输出数据； 一主输入解码单元，接至所述主控制单元与所述数据信号线，用以接收所述主输入控制信号，通过所述数据信号线接收数据； 一伺服输出编码单元，接至所述伺服控制单元、所述主控制单元与所述数据信号线，用以接收所述伺服输出控制信号，通过所述数据信号线输出数据，并可产生所述转换请求信号至所述主控制单元，令所述主控制单元产生所述转换相位信号与所述同步时钟脉冲信号； 一伺服输入解码单元，接至所述伺服控制单元与所述数据信号线，用以接收所述伺服输入控制信号，通过所述数据信号线接收数据。...

【技术特征摘要】

【专利技术属性】
技术研发人员：黄振旺，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]