沟槽型功率半导体器件及其制备方法技术

沟槽型功率半导体器件及其制备方法，本发明专利技术涉及一种功率半导体器件的结构以及其制造方法，在本发明专利技术的屏蔽栅沟槽型场效应管结构中，包含一系列相互平行的沟槽。沟槽中包含栅电极和屏蔽栅电极，两者之间相互隔离，根据栅电极和屏蔽栅电极在沟槽内的结构，可以把沟槽分成三类：用于在栅极正偏时形成导通区域的第一类沟槽、用于连接屏蔽栅电极和源极金属层的第三类沟槽以及位于所述的第一类沟槽和第三类沟槽之间的第二类沟槽。本发明专利技术的有益效果在于提供的屏蔽栅沟槽型场效应管结构，利用优化的工艺步骤和特殊的版图设计，解决屏蔽栅电极侧壁拐角处氧化层的厚度问题，防止器件的栅极‑源极漏电，提升器件的性能和良率，确保器件的可靠性。

Grooved power semiconductor device and its preparation

【技术实现步骤摘要】
沟槽型功率半导体器件及其制备方法
本专利技术涉及一种功率半导体器件的结构以及其制造方法，特别是涉及一种屏蔽栅沟槽型场效应管器件以及其制造方法。
技术介绍
屏蔽栅沟槽型场效应管是一种新型功率器件，比起传统的沟槽型场效应管，具有导通电阻低和开关速度快的特点，屏蔽栅沟槽型场效应管的结构特点是在沟槽内有相互隔离的栅电极和屏蔽栅电极，其中，屏蔽栅电极位于栅电极下方，并且需要连接到上表面的源极金属上。一种连接结构CN101908562B，需要把栅电极和屏蔽栅电极分别从沟槽内延伸到半导体上表面，并在半导体上表面连接到金属。该方法需要额外的掩模并进行额外的光刻工序，因此成本较高。同时，该方法会在半导体上表面形成高低不同的结构，使晶圆表面不平整，增加工艺难度。此外，在半导体表面形成的栅电极和屏蔽栅电极的交叠会为器件带来额外的栅极-源极电容，从而降低器件的开关速度，增加器件开关时的能量损耗。另一种结构CN101740612B，比起CN101908562B的结构，这种结构不需要额外的掩模，也避免了晶圆表面的不平整，同时避免了在半导体表面形成栅电极和屏蔽栅电极的交叠。但上述结构还存在一个问题。在上述器件结构中，极间隔离氧化层是通过对屏蔽栅电极(通常为多晶硅)的热氧化形成的。屏蔽栅电极从沟槽的下部延伸到沟槽的上部的地方会形成一个侧壁拐角。该结构通常由干法刻蚀多晶硅刻蚀形成，侧壁较为陡峭，而且拐角处接近90度。因此在实际制造工艺中，在侧壁拐角处，热氧化所形成的极间隔离氧化层会比其它位置的极间隔离氧化层薄。在该处形成的极间隔离氧化层的厚度，如果不足以有效地隔绝栅电极和屏蔽栅电极，则会产生漏电流。因此，该结构可能为器件带来栅极-源极漏电的风险，从而影响器件的性能和生产良率，以及器件的可靠性。
技术实现思路
针对上文中所提到的问题，需要提供一种不过分提高工艺复杂度的屏蔽栅沟槽型场效应管器件结构及其制造方法，确保器件的性能和可靠性。本专利技术的第一个目的是提供一种沟槽型功率半导体器件，所述的器件包括有：位于器件底部的漏极金属层；位于漏极金属层上的第一导电类型的外延层；位于第一导电类型的外延层上表面的第二导电类型的掺杂体区和第一导电类型的掺杂源区，所述的第一导电类型的掺杂源区上方设有氧化物介质层，所述的氧化物介质层上方设有源极金属，所述的掺杂体区和源极金属相连；其特征在于，在所述的外延层内设有一个以上的系列沟槽，所述的系列沟槽内设有屏蔽栅电极；每个所述的系列沟槽包括有一个以上的用于形成导通区域的第一类沟槽、一个以上的用于连接屏蔽栅电极和源极金属层的第三类沟槽以及位于所述的第一类沟槽和第三类沟槽之间的第二类沟槽；所述的第一类沟槽内设有栅电极，所述的栅电极和屏蔽栅电极相互隔离；系列沟槽的外围还设有第四外围沟槽，所述的第四外围沟槽为第三类沟槽。进一步的，所述的屏蔽栅电极和与对应的沟槽侧壁之间通过沟槽氧化层隔离。进一步的，所述的第一类沟槽中，屏蔽栅电极位于第一类沟槽的下部，所述的屏蔽栅电极上方设有极间隔离层，所述的极间隔离层上方设有栅电极，所述的栅电极与对应的沟槽侧壁之间通过栅氧化层隔离；和/或，所述的第二类沟槽中，屏蔽栅电极位于沟槽的下部，所述的屏蔽栅电极上方填充有绝缘层；和/或，所述的第三类沟槽中，屏蔽栅电极的上表面延伸到沟槽的上部；且，在一个系列沟槽内最少有一个位于第一类沟槽内的屏蔽栅电极，和至少有一个位于第二类沟槽内的屏蔽栅电极以及至少一个位于第三类沟槽内的屏蔽栅电极相连。进一步的，所述的极间隔离层在贴近沟槽侧壁的位置处的上表面高度高于位于沟槽中央处的上表面高度。进一步的，位于第二类沟槽中的屏蔽栅电极的上表面高度和位于第一类沟槽中屏蔽栅电极的上表面高度相同。进一步的，第三类沟槽的屏蔽栅电极上表面比第一类沟槽中栅电极的上表面高0-0.2μm。进一步的，在第一类沟槽和第二类沟槽的交界处，栅电极的侧壁至少包含一段弧线，该段弧线和第一类沟槽内极间隔离层的上表面水平线形成弧形拐角。进一步的，所述的掺杂体区通过设于氧化物介质层内的通孔和源极金属相连。栅电极和位于沟槽上部位置的屏蔽栅电极通过氧化物介质层上的通孔分别连接到上表面的栅极金属和源极金属。进一步的，所述的系列沟槽和系列沟槽之间相互平行。进一步的，所述的第四外围沟槽包括有竖向段沟槽和横向段沟槽，所述的竖向段沟槽和横向段沟槽相交构成的角度等于九十度。进一步的，所述的第四外围沟槽还包括有拐角处沟槽，所述的拐角处沟槽两端分别与竖向段沟槽和横向段沟槽相连，所述的拐角处沟槽由一个以上的直线沟槽组成。进一步的，所述的竖向段沟槽和与之邻近的系列沟槽的水平方向的第一间隔距离等于器件内相邻的系列沟槽水平方向的第二间隔距离。进一步的，所述的第四外围沟槽的深度比位于器件内的系列沟槽深。进一步的，至少有一对相邻的系列沟槽中的至少一段第二类沟槽的长度相同且位置相同。进一步的，系列沟槽在竖直方向和所述的横向段沟槽设有第三间隔距离。进一步的，所述的第三间隔距离为相邻的系列沟槽水平方向的第二间隔距离的20-85％或75-150％。进一步的，所述的器件内部还设有至少一个水平系列沟槽，所述的系列沟槽通过水平沟槽连接。进一步的，所述的水平系列沟槽包括有至少一个第五沟槽和/或至少一个第六沟槽，所述的第五沟槽为第一类沟槽，且所述的第五沟槽将器件内的每一个系列沟槽中的至少一个第一类沟槽连起来；所述的第六沟槽为第三类沟槽，且所述的第六沟槽将器件内的每一个系列沟槽中的至少一个第三类沟槽连起来。进一步的，第三类沟槽的宽度和深度大于或等于第一类沟槽，第二类沟槽的宽度和深度大于或等于第一类沟槽。进一步的，在第四外围沟槽的外围还设有至少一个第七外围沟槽，所述的第七外围沟槽为第三类沟槽。进一步的，所述的第七外围沟槽和第四外围沟槽的宽度和深度相同。一种沟槽型功率半导体器件的制备方法，所述的制备方法包括如下的步骤：第一步，在第一导电类型衬底上形成第一导电类型外延层；第二步，在第一导电类型外延层上形成第一类沟槽、第二类沟槽和第三类沟槽；第三步，在第一类沟槽、第二类沟槽和第三类沟槽的沟槽壁形成沟槽氧化层；第四步，淀积屏蔽栅电极材料并回刻到沟槽上部，在三类沟槽中形成屏蔽栅电极；第五步，在第三类沟槽的上表面形成光刻胶，并在光刻胶的保护下，对第一类沟槽和第二类沟槽的屏蔽栅电极和沟槽氧化层进行回刻；分别形成位于第一类沟槽和第二类沟槽的屏蔽栅电极和沟槽氧化层；在回刻屏蔽栅电极的步骤中，可能包含干法刻蚀或者湿法刻蚀，也可能包含一步各向同性的刻蚀工艺；第六步，去除光刻胶，并在第一类沟槽和第二类沟槽上方形成填满沟槽的绝缘层，回刻使绝缘层的上表面高度与半导体外延层上表面高度相等或相距小于0.5μm；第七步，在第二类沟槽和第三类沟槽的上表面形成光刻胶，并在光刻胶的保护下，对第一本文档来自技高网...

【技术保护点】
1.一种沟槽型功率半导体器件，所述的器件包括有/n位于器件底部的漏极金属层；/n位于漏极金属层上的第一导电类型的衬底层，位于衬底层上的第一导电类型的外延层；/n位于第一导电类型的外延层上表面的第二导电类型的掺杂体区和第一导电类型的掺杂源区，所述的第一导电类型的掺杂源区上方设有氧化物介质层，所述的氧化物介质层上方设有源极金属，所述的掺杂体区和源极金属相连；/n其特征在于，/n在所述的外延层内设有一个以上的系列沟槽，所述的系列沟槽内设有屏蔽栅电极；/n每个所述的系列沟槽包括有一个以上的用于在栅极正偏时形成导通区域的第一类沟槽、一个以上的用于连接屏蔽栅电极和源极金属层的第三类沟槽以及位于所述的第一类沟槽和第三类沟槽之间的第二类沟槽；所述的第一类沟槽内设有栅电极，所述的栅电极和屏蔽栅电极相互隔离；/n系列沟槽的外围还设有第四外围沟槽，所述的第四外围沟槽为第三类沟槽。/n

【技术特征摘要】
20200109 CN 20201002377751.一种沟槽型功率半导体器件，所述的器件包括有
位于器件底部的漏极金属层；
位于漏极金属层上的第一导电类型的衬底层，位于衬底层上的第一导电类型的外延层；
位于第一导电类型的外延层上表面的第二导电类型的掺杂体区和第一导电类型的掺杂源区，所述的第一导电类型的掺杂源区上方设有氧化物介质层，所述的氧化物介质层上方设有源极金属，所述的掺杂体区和源极金属相连；
其特征在于，
在所述的外延层内设有一个以上的系列沟槽，所述的系列沟槽内设有屏蔽栅电极；
每个所述的系列沟槽包括有一个以上的用于在栅极正偏时形成导通区域的第一类沟槽、一个以上的用于连接屏蔽栅电极和源极金属层的第三类沟槽以及位于所述的第一类沟槽和第三类沟槽之间的第二类沟槽；所述的第一类沟槽内设有栅电极，所述的栅电极和屏蔽栅电极相互隔离；
系列沟槽的外围还设有第四外围沟槽，所述的第四外围沟槽为第三类沟槽。


2.如权利要求1所述的沟槽型功率半导体器件，其特征在于，所述的屏蔽栅电极和与对应的沟槽侧壁之间通过沟槽氧化层隔离。


3.如权利要求1所述的沟槽型功率半导体器件，其特征在于：
所述的第一类沟槽中，屏蔽栅电极位于第一类沟槽的下部，所述的屏蔽栅电极上方设有极间隔离层，所述的极间隔离层上方设有栅电极，所述的栅电极与对应的沟槽侧壁之间通过栅氧化层隔离；
和/或，
所述的第二类沟槽中，屏蔽栅电极位于沟槽的下部，所述的屏蔽栅电极上方填充有绝缘层；
和/或，
所述的第三类沟槽中，屏蔽栅电极的上表面延伸到沟槽的上部；
且，
在一个系列沟槽内最少有一个位于第一类沟槽内的屏蔽栅电极，和至少有一个位于第二类沟槽内的屏蔽栅电极以及至少一个位于第三类沟槽内的屏蔽栅电极相连。


4.如权利要求3所述的沟槽型功率半导体器件，其特征在于，所述的极间隔离层在贴近沟槽侧壁的位置处的上表面高度高于位于沟槽中央处的上表面高度。


5.如权利要求3所述的沟槽型功率半导体器件，其特征在于，位于第二类沟槽中的屏蔽栅电极的上表面高度和位于第一类沟槽中屏蔽栅电极的上表面高度相同。


6.如权利要求3所述的沟槽型功率半导体器件，其特征在于，第三类沟槽的屏蔽栅电极上表面比第一类沟槽中栅电极的上表面高0-0.2μm。


7.如权利要求3所述的沟槽型功率半导体器件，其特征在于，在第二类沟槽和第三类沟槽的交界处，栅电极的侧壁至少包含一段弧线，该段弧线和第一类沟槽内极间隔离层的上表面水平线形成弧形拐角。


8.如权利要求1所述的沟槽型功率半导体器件，其特征在于，所述的掺杂体区通过设于氧化物介质层内的通孔和源极金属相连。


9.如权利要求1所述的沟槽型功率半导体器件，其特征在于，所述的系列沟槽和系列沟槽之间相互平行。


10.如权利要求1所述的沟槽型功率半导体器件，其特征在于，所述的第四外围沟槽包括有竖向段沟槽和横向段沟槽，所述的竖向段沟槽和横向段沟槽相交构成的角度等于九十度。


11.如权利要求10所述的沟槽型功率半导体器件，其特征在于，所述的第四外围沟槽还包括有拐角处沟槽，所述的拐角处沟槽两端分别与竖向段沟槽和横向段沟槽相连，所述的拐角处沟槽由一个以上的直线沟槽组成。


12.如权利要求10所述的沟槽型功率半导体...

【专利技术属性】
技术研发人员：单建安，梁嘉进，伍震威，
申请(专利权)人：安建科技深圳有限公司，
类型：发明
国别省市：广东;44