一种功率半导体器件及其制备方法技术

一种功率半导体器件及其制备方法，本发明专利技术属于功率半导体器件领域，本发明专利技术通过引入了对漂移区内电子抽取的穿通型三极管结构降低正面空穴的注入效率，将发射极空穴电流转化为电子漂移电流，不会使导通压降显著增大；另外通过改变正面沟槽的密度和形貌，实现对穿通型面积和位置的调整，进而改变对电子抽取、正面空穴注入效率，增加了器件设计灵活性和设计维度。度。度。

【技术实现步骤摘要】
一种功率半导体器件及其制备方法


[0001]本专利技术属于功率半导体器件领域，涉及绝缘栅双极型晶体管（IGBT），特别是逆导型绝缘栅双极型晶体管（RC
‑
IGBT）器件以及其制备方法。

技术介绍

[0002]逆导型绝缘栅双极型晶体管（RC
‑
IGBT）器件，由于在同一个元胞中集成了绝缘栅双极型晶体管（IGBT）和续流二极管（FWD），相比于分立IGBT和FWD通过键合线封装集成为单个器件来说，能带来器件的功率密度提升、寄生电感降低和芯片面积利用率增加等优势，在功率模块中得到更多的应用。RC
‑
IGBT凭借上述高集成度的优势，已在软开关电路特别是感应加热应用中普及，但由于受到开关频率和开关损耗等限制，使其无法进一步在硬开关应用领域大规模推广。其中FWD反向恢复损耗过大是RC
‑
IGBT亟待解决的功耗问题之一。
[0003]RC
‑
IGBT元胞从背面结构上，可以将重掺杂P
+
集电区部分视为IGBT元胞，将重掺杂N
+
集电区部分视为FWD元胞，如图1所示。由于RC
‑
IGBT元胞背面局部掺杂的差异，导致其在IGBT模式正向导通时存在折回现象（snap back）,会使得器件工作时电流易出现局部聚集，降低应用时的可靠性。现有技术普遍采用多个IGBT元胞并联一个FWD元胞的结构来消除折回现象，而正面结构则均采用IGBT的金属
‑
氧化物
‑
半导体结构（也称MOS结构）。IGBT正面结构中的P区为保证耐压与抑制闩锁效应，通常采用高掺杂P型区域，该高掺杂P型区域作为FWD元胞续流导通时的阳极，空穴注入效率过高，导致FWD元胞反向恢复时产生的反向恢复损耗过大，限制了器件整体开关功耗的降低。
[0004]为降低FWD元胞反向恢复损耗，现有技术中有采用正面局部区域寿命控制的方案。具体做法是：在正面PN结附近，采用H
+
或He
2+
粒子注入的方式，在局部区域引入缺陷，增强载流子复合过程。FWD元胞正向导通时，可减小空穴的注入效率，进而降低反向恢复前漂移区内载流子数量，实现载流子分布正面低、背面高的分布；这种载流子分布，在FWD元胞反向恢复时能够实现又软又快的特性，可以减小反向恢复时间和反向恢复电荷，使得RC
‑
IGBT的反向恢复损耗降低。但上述技术方案存在高温漏电大、IGBT模式下导通损耗增大等问题。
[0005]现有技术另一种方案是将RC
‑
IGBT的IGBT元胞和FWD元胞正面结构独立设计，主要特点是可单独优化FWD元胞正面空穴注入效率，同时将对IGBT元胞正面空穴注入效率的影响降低。具体做法是采用现有分立FWD器件正面结构，如SPEED（Self
‑
adjusting P Emitter Efficiency Diode）结构。该技术方案原理是在正面P区内引入金属
‑
P型半导体形成的肖特基结，增加正面空穴注入的势垒，不改变电子输运到正面发射极的过程。该技术方案可通过改变正面P型区掺杂浓度和发射极金属功函数，改变肖特基势垒高度，以调整空穴注入效率；但该技术中的参数设计受制于RC
‑
IGBT工艺过程，对反向恢复功耗的降低幅度有限制。业界还提出通过IGBT元胞栅极控制的方法，在FWD元胞反向恢复之前将IGBT元胞栅极开启，通过将正面电子电流导出的方式，降低反向恢复时载流子数量；但该方案使得栅驱动控制复杂，同时需要额外器件进行换向检测，不利于控制系统可靠性和成本。
[0006]根据上述现有RC
‑
IGBT反向恢复损耗降低技术所存在的问题，需要提供创新的器
件结构，在实现降低RC
‑
IGBT反向恢复损耗基础上，控制泄漏电流、保证IGBT元胞性能不退化，以满足整个RC
‑
IGBT器件在恶劣应用环境下高可靠性的要求。

技术实现思路

[0007]为解决上述提到的问题，本专利技术提出一种功率半导体器件，所述的器件包括有位于底部的集电极，位于集电极之上的交错排布的重掺杂第一导电类型阴极区和重掺杂第二导电类型集电区，位于重掺杂第一导电类型阴极区和重掺杂集电区（上的第一导电类型缓冲层，位于所述的第一导电类型缓冲层上的第一导电类型漂移区，以及位于器件顶部的发射极电极，所述的发射极电极和第一导电类型漂移区相隔；所述的第一导电类型漂移区上方设有一个以上的正面结构单元，每个所述的正面结构单元包括有：沟槽栅结构、与沟槽栅结构毗邻的第二导电类型基区、位于第二导电类型基区一侧隔断沟槽辅助栅结构和第二导电类型基区的轻掺杂第二导电类型基区、沟槽辅助栅结构和位于沟槽辅助栅结构底部的浮空FP区，所述的沟槽栅结构包括有第一栅介质层和第一栅电极；所述的浮空FP区与第二导电类型基区、轻掺杂第二导电类型基区隔断；所述第二导电类型基区上表面设有第一重掺杂第一导电类型发射区和重掺杂第二导电类型发射区，所述的轻掺杂第二导电类型基区上表面设有第二重掺杂第一导电类型发射区，所述的第一重掺杂第一导电类型发射区和第二重掺杂第一导电类型发射区通过所述的重掺杂第二导电类型发射区分隔；所述沟槽栅结构上表面设有隔离第一栅介质层和发射极电极的绝缘介质层；所述的第二栅电极、重掺杂第一导电类型发射区和重掺杂第二导电类型发射区通过发射极电极互连，所述发射极电极将所有的正面结构单元互连。
[0008]所述第一重掺杂第一导电类型发射区、第二重掺杂第一导电类型发射区、轻掺杂第二导电类型基区和第一导电类型漂移区构成穿通型三极管结构。
[0009]所述的第二导电类型基区、第一导电类型漂移区和浮空FP区构成JFET结构。
[0010]进一步地，所述重掺杂第一导电类型发射区掺杂浓度大于1e18cm
‑3，且与发射极电极形成欧姆接触，通过调整所述轻掺杂第二导电类型基区结深和掺杂浓度，以改变三极管的穿通电压在0.3
‑
1V。
[0011]进一步地，所述的沟槽辅助栅结构包括第二栅电极和第二栅介质层，所述的浮空FP区通过第二栅介质层和第二栅电极隔离，所述的第二栅介质层和与轻掺杂第二导电类型基区通过第二栅介质层隔离。
[0012]进一步地，所述的第二栅介质层材料为氧化硅、氧化铝、氮化硅和/或重掺杂多晶硅。
[0013]进一步地，所述的沟槽辅助栅结构包括有第二栅介质层和部分填充在沟槽内的发射极电极，所述的第二栅介质层和与轻掺杂第二导电类型基区通过第二栅介质层隔离，所述的浮空FP区的上表面与发射极电极相接触。
[0014]进一步地，所述的沟槽辅助栅结构形貌为倒梯形，所述的重掺杂第一导电类型发射区和轻掺杂第二导电类型基区按照倒梯形形貌设于沟槽辅助栅结构侧壁并向下延伸和所述的浮空FP区接触。
[0015]进一步地，沟槽栅结构为形貌为倒梯形。
[0016]进一步地，所述轻掺杂第二导电类本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种功率半导体器件，所述的器件包括有位于底部的集电极，位于集电极之上的交错排布的重掺杂第一导电类型阴极区和重掺杂第二导电类型集电区，位于重掺杂第一导电类型阴极区和重掺杂集电区上的第一导电类型缓冲层，位于所述的第一导电类型缓冲层上的第一导电类型漂移区，以及位于器件顶部的发射极电极，所述的发射极电极和第一导电类型漂移区相隔；其特征在于，所述的第一导电类型漂移区上方设有一个以上的正面结构单元，每个所述的正面结构单元包括有：沟槽栅结构、与沟槽栅结构毗邻的第二导电类型基区、位于第二导电类型基区一侧隔断沟槽辅助栅结构和第二导电类型基区的轻掺杂第二导电类型基区、沟槽辅助栅结构和位于沟槽辅助栅结构底部的浮空FP区，所述的沟槽栅结构包括有第一栅介质层和第一栅电极；所述的浮空FP区与第二导电类型基区、轻掺杂第二导电类型基区隔断；所述第二导电类型基区上表面设有第一重掺杂第一导电类型发射区和重掺杂第二导电类型发射区，所述的轻掺杂第二导电类型基区上表面设有第二重掺杂第一导电类型发射区，所述的第一重掺杂第一导电类型发射区和第二重掺杂第一导电类型发射区分隔；所述沟槽栅结构上表面设有隔离第一栅介质层和发射极电极的绝缘介质层；所述沟槽辅助栅结构内设有第二栅电极，所述的第二栅电极、重掺杂第一导电类型发射区和重掺杂第二导电类型发射区通过发射极电极互连，所述发射极电极将所有的正面结构单元互连。2.如权利要求1所述的功率半导体器件，其特征在于，所述重掺杂第一导电类型发射区掺杂浓度大于1e18cm
‑3，且与发射极电极形成欧姆接触，通过调整所述轻掺杂第二导电类型基区结深和掺杂浓度，以改变三极管的穿通电压在0.3
‑
1V。3.如权利要求1所述的功率半导体器件，其特征在于，所述的沟槽辅助栅结构包括第二栅电极和第二栅介质层，所述的浮空FP区通过第二栅介质层和第二栅电极隔离，所述的第二栅介质层和与轻掺杂第二导电类型基区通过第二栅介质层隔离。4.如权利要求3所述的功率半导体器件，其特征在于，所述的第二栅介质层材料为氧化硅、氧化铝、氮化硅和/或重掺杂多晶硅。5.如权利要求1所述的功率半导体器件，其特征在于，所述的沟槽辅助栅结构包括有第二栅介...

【专利技术属性】
技术研发人员：刘永，冯浩，单建安，
申请(专利权)人：安建科技深圳有限公司，
类型：发明
国别省市：