半导体结构制造技术

本申请涉及一种半导体结构。所述半导体结构包括结构本体、沟槽栅区、沟槽导电区、发射极与沟槽掺杂区。结构本体包括第一类材质的基体区、载流子存储区与源区，以及第二类材质的反型阱区。沟槽栅区贯穿源区、反型阱区与载流子存储区并进入到基体区内，沟槽栅区包括栅区与栅绝缘层，栅绝缘层半包裹栅区。沟槽导电区位于两个沟槽栅区之间，贯穿源区、反型阱区与载流子存储区并进入到基体区内，沟槽导电区包括导电材料区与电隔离层，电隔离层半包裹导电材料区。发射极位于沟槽导电区的上方，发射极与导电材料区和源区电性连接。沟槽掺杂区位于沟槽导电区的下方，沟槽掺杂区为第二类材质。沟槽掺杂区为第二类材质。沟槽掺杂区为第二类材质。

【技术实现步骤摘要】
半导体结构


[0001]本申请涉及半导体
，尤其涉及一种半导体结构。

技术介绍

[0002]在相关技术中，绝缘栅双极型晶体管(IGBT)具有输入阻抗高、开关损耗小、速度快、电压驱动功率小等特点，广泛地应用于电力输变送、高速列车牵引、工业驱动、清洁能源等诸多领域。
[0003]然而，绝缘栅双极型晶体管的性能仍需进一步优化。

技术实现思路

[0004]本申请提供一种半导体结构，以解决相关技术中的不足。
[0005]根据本申请实施例的第一方面，提供一种半导体结构，包括：
[0006]结构本体，所述结构本体包括基体区、位于所述基体区上方的反型阱区、位于基体区与反型阱区之间的载流子存储区以及位于所述反型阱区内的源区，所述源区、所述基体区与所述载流子存储区为第一类材质，所述反型阱区为第二类材质；其中，所述第一类材质与所述第二类材质的导电类型相反；
[0007]并排设置的至少两个沟槽栅区，每一所述沟槽栅区贯穿所述源区、所述反型阱区与所述载流子存储区并进入到所述基体区内，所述沟槽栅区包括栅区与栅绝缘层，所述栅绝缘层半包裹所述栅区；
[0008]沟槽导电区，位于两个沟槽栅区之间，贯穿所述源区、所述反型阱区与所述载流子存储区并进入到所述基体区内，所述沟槽导电区包括导电材料区与电隔离层，所述电隔离层半包裹所述导电材料区；
[0009]发射极，位于所述沟槽导电区的上方，所述发射极与所述导电材料区和所述源区电性连接；
[0010]沟槽掺杂区，位于所述沟槽导电区的下方，所述沟槽掺杂区为第二类材质。
[0011]在一个实施例中，所述沟槽栅区的下方也设置有所述沟槽掺杂区。
[0012]在一个实施例中，所述沟槽掺杂区包括一个子沟槽掺杂区，所述子沟槽掺杂区为球状；
[0013]或者，所述沟槽掺杂区包括至少两个子沟槽掺杂区，所述子沟槽掺杂区为球状，在由所述反型阱区指向所述基体区的方向上，所述至少两个所述子沟槽掺杂区层叠排列且电性连接。
[0014]在一个实施例中，所述导电材料区的材料与所述发射极的材料相同；或者，
[0015]所述导电材料区的材料与所述栅区的材料相同。
[0016]在一个实施例中，所述源区的掺杂浓度大于所述载流子存储区的掺杂浓度；所述载流子存储区的掺杂浓度大于所述基体区的掺杂浓度。
[0017]在一个实施例中，所述第一类材质为N型半导体；所述第二类材质为P型半导体。
[0018]根据本申请实施例的第二方面，提供一种半导体结构，包括：
[0019]结构本体，所述结构本体包括基体区、位于所述基体区上方的反型阱区、以及位于所述反型阱区内的源区，所述源区与所述基体区为第一类材质，所述反型阱区为第二类材质；其中，所述第一类材质与所述第二类材质的导电类型相反；
[0020]并排设置的至少两个沟槽栅区，每一所述沟槽栅区贯穿所述源区与所述反型阱区并进入到所述基体区内，所述沟槽栅区包括栅区与栅绝缘层，所述栅绝缘层半包裹所述栅区；
[0021]发射极，位于所述结构本体的上方，所述发射极与所述源区电性连接；
[0022]沟槽掺杂区，位于所述沟槽栅区的下方，所述沟槽掺杂区为第二类材质。
[0023]在一个实施例中，所述结构本体还包括载流子存储区，所述载流子存储区为第一类材质；所述载流子存储区位于所述基体区与所述反型阱区之间；
[0024]每一所述沟槽栅区贯穿所述载流子存储区。
[0025]在一个实施例中，还包括沟槽导电区，所述沟槽导电区位于两个所述沟槽栅区之间，所述沟槽导电区贯穿所述源区、所述反型阱区与所述载流子存储区并进入到所述基体区内；所述沟槽导电区包括导电材料区与电隔离层，所述电隔离层半包裹所述导电材料区。
[0026]在一个实施例中，所述导电材料区的材料与所述发射极的材料相同；或者，
[0027]所述导电材料区的材料与所述栅区的材料相同。
[0028]在一个实施例中，所述沟槽掺杂区包括一个子沟槽掺杂区，所述子沟槽掺杂区为球状；
[0029]或者，所述沟槽掺杂区包括至少两个子沟槽掺杂区，所述子沟槽掺杂区为球状，在由所述反型阱区指向所述基体区的方向上，所述至少两个所述子沟槽掺杂区层叠排列且电性连接。
[0030]在一个实施例中，所述第一类材质为N型半导体；所述第二类材质为P型半导体。
[0031]根据上述实施例可知，由于在沟槽导电区的下方设置有P型半导体材质的沟槽掺杂区，或者/和，在沟槽栅区下方设置有P型半导体材质的沟槽掺杂区。这样，可以通过P型半导体材质的沟槽掺杂区在基体区中引入额外的空穴，提升载流子的浓度，从而，可以增强电导调制效应，降低导通压降，进而，可以降低导通损耗，便于存储势垒沟槽栅极双极晶体管的小型化与大功率设计。
[0032]应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。
附图说明
[0033]此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。
[0034]图1是根据本申请实施例示出的一种半导体结构的结构示意图；
[0035]图2是根据本申请实施例示出的另一种半导体结构的结构示意图；
[0036]图3是根据本申请实施例示出的另一种半导体结构的结构示意图；
[0037]图4是根据本申请实施例示出的另一种半导体结构的结构示意图；
[0038]图5是根据本申请实施例示出的另一种半导体结构的结构示意图；
[0039]图6是根据本申请实施例示出的一种半导体结构的制备方法的流程图；
[0040]图7是根据本申请实施例示出的一种半导体结构的制备过程中的中间结构；
[0041]图8是根据本申请实施例示出的一种半导体结构的制备过程中的中间结构；
[0042]图9是根据本申请实施例示出的一种半导体结构的制备过程中的中间结构；
[0043]图10是根据本申请实施例示出的一种半导体结构的制备过程中的中间结构；
[0044]图11是根据本申请实施例示出的一种半导体结构的制备过程中的中间结构。
具体实施方式
[0045]这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
[0046]本申请实施例提供一种半导体结构，该半导体结构可以为存储势垒沟槽栅极双极晶体管(CSTBT)，存储势垒沟槽栅极双极晶体管为一种特殊的绝缘栅双极型晶体管(IGBT)结构，如图1所示，所述半导体结构包括：结构本体11、发射极12、沟槽导电区13、栅极14、沟槽栅区15、沟槽掺杂区16与衬底17。其中，结构本体11包括基本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：结构本体，所述结构本体包括基体区、位于所述基体区上方的反型阱区、位于基体区与反型阱区之间的载流子存储区以及位于所述反型阱区内的源区，所述源区、所述基体区与所述载流子存储区为第一类材质，所述反型阱区为第二类材质；其中，所述第一类材质与所述第二类材质的导电类型相反；并排设置的至少两个沟槽栅区，每一所述沟槽栅区贯穿所述源区、所述反型阱区与所述载流子存储区并进入到所述基体区内，所述沟槽栅区包括栅区与栅绝缘层，所述栅绝缘层半包裹所述栅区；沟槽导电区，位于两个沟槽栅区之间，贯穿所述源区、所述反型阱区与所述载流子存储区并进入到所述基体区内，所述沟槽导电区包括导电材料区与电隔离层，所述电隔离层半包裹所述导电材料区；发射极，位于所述沟槽导电区的上方，所述发射极与所述导电材料区和所述源区电性连接；沟槽掺杂区，位于所述沟槽导电区的下方，所述沟槽掺杂区为第二类材质。2.根据权利要求1所述的半导体结构，其特征在于，所述沟槽栅区的下方也设置有所述沟槽掺杂区。3.根据权利要求1所述的半导体结构，其特征在于，所述沟槽掺杂区包括一个子沟槽掺杂区，所述子沟槽掺杂区为球状；或者，所述沟槽掺杂区包括至少两个子沟槽掺杂区，所述子沟槽掺杂区为球状，在由所述反型阱区指向所述基体区的方向上，所述至少两个所述子沟槽掺杂区层叠排列且电性连接。4.根据权利要求1所述的半导体结构，其特征在于，所述导电材料区的材料与所述发射极的材料相同；或者，所述导电材料区的材料与所述栅区的材料相同。5.根据权利要求1所述的半导体结构，其特征在于，所述源区的掺杂浓度大于所述载流子存储区的掺杂浓度；所述载流子存储区的掺杂浓度大于所述基体区的掺杂浓度。6.根据权利要求1所述的半导体结构，其特征在于，所述第一类材质为N型半导体；所述第二类材质为P型...

【专利技术属性】
技术研发人员：李巍，
申请(专利权)人：无锡华润华晶微电子有限公司，
类型：新型
国别省市：