制造半导体器件的方法技术

本发明专利技术提供一种制造半导体器件的方法，该方法被如下提供。形成孔以穿过初始第一模层和初始第二模层以分别形成在垂直于下部结构的垂直方向上交替地堆叠在下部结构上的第一模层和第二模层。沿着孔的侧表面部分地蚀刻第一模层，以形成凹陷区域和凹陷的第一模层。在凹陷区域中形成第三模层以形成层间绝缘层，使得每个层间绝缘层包括在垂直方向上位于相同水平的对应的第三模层和对应的凹陷的第一模层。在孔中形成第一电介质层以覆盖彼此堆叠的第三模层和第二模层。在第一电介质层上形成信息存储图案。

Methods of manufacturing semiconductor devices

【技术实现步骤摘要】
制造半导体器件的方法
本专利技术构思涉及制造半导体器件的方法。
技术介绍
为了产品的价格竞争力，对提高半导体器件的集成度的需求正在增长。通过在垂直于半导体基板的上表面的方向上堆叠栅极，可以获得更高的半导体器件集成度。随着堆叠的栅极的数量增加，与堆叠的栅极对应的信息存储区域之间的干扰会增加。
技术实现思路
根据本专利技术构思的一示范性实施方式，一种制造半导体器件的方法被如下提供。形成孔以穿过初始第一模层和初始第二模层以分别形成在垂直于下部结构的垂直方向上交替堆叠在下部结构上的第一模层和第二模层。沿着孔的侧表面部分地蚀刻第一模层以形成凹陷区域和凹陷的第一模层。在凹陷区域中形成第三模层以形成层间绝缘层，使得每个层间绝缘层包括在垂直方向上位于相同水平的对应的第三模层和对应的凹陷的第一模层。在孔中形成第一电介质层以覆盖彼此堆叠的第三模层和第二模层。在第一电介质层上形成信息存储图案。根据本专利技术构思的一示范性实施方式，一种制造半导体器件的方法被如下提供。形成包括初始第一模层和初始第二模层的堆叠结构，该初始第一模层和初始第二模层在垂直于下部结构的垂直方向上交替且重复地堆叠在下部结构上。形成孔以穿过堆叠结构从而形成第一模层和第二模层。该孔暴露第一模层的侧表面和第二模层的侧表面。通过孔暴露的第一模层被部分地蚀刻以形成凹陷区域和凹陷的第一模层。在凹陷区域中形成第三模层以形成层间绝缘层。每个层间绝缘层包括在垂直方向上位于相同水平的对应的凹陷的第一模层和对应的第三模层。每个第三模层插设在两个相邻的第二模层之间，并突出超过所述两个相邻的第二模层的侧表面到所述孔中。沿着第三模层的侧表面和第二模层的侧表面在孔中形成第一电介质层。在第一电介质层上形成信息存储图案。信息存储图案与第二模层相对并在垂直方向上彼此间隔开。在孔中形成第二电介质层以覆盖第一电介质层和信息存储图案，使得信息存储图案插设在第一电介质层和第二电介质层之间。在孔中形成沟道半导体层以覆盖第二电介质层。每个信息存储图案具有在垂直方向上与第三模层重叠的部分和在垂直方向上不与第三模层重叠的部分。根据本专利技术构思的一示范性实施方式，一种制造半导体器件的方法被如下提供。通过在基板上交替地堆叠层间绝缘层和模层来形成堆叠结构。具有波纹状内侧表面的孔穿过堆叠结构。每个层间绝缘层具有圆化的拐角作为孔的波纹状内侧表面的部分。在孔的波纹状内侧表面上形成包括信息存储图案的垂直存储结构，使得信息存储图案在垂直于基板的垂直方向上彼此间隔开。每个层间绝缘层包括具有第一密度的内模层和具有比第一密度大的第二密度的外模层。附图说明从以下结合附图的详细描述，本公开的以上和其它的方面、特征和优点将被更清楚地理解，附图中：图1是根据示例实施方式的半导体器件的示意性框图；图2是概念地示出根据示例实施方式的半导体器件的存储阵列的电路图；图3是根据示例实施方式的半导体器件的平面图；图4A和图4B是示出根据示例实施方式的半导体器件的剖视图；图5A和图5B是根据示例实施方式的半导体器件的局部放大剖视图；图6A至图6C是示出根据示例实施方式的半导体器件的剖视图；以及图7A至图14B是示出根据示例实施方式的制造半导体器件的方法的平面图和剖视图。具体实施方式在下文，将参照附图描述本专利技术构思的示例实施方式。图1是根据示例实施方式的半导体器件的示意性框图。参照图1，半导体器件1可以包括存储阵列MA、行地址解码器3、页缓冲器4、列地址解码器5和控制电路6。存储阵列MA可以包括多个存储块BLK1、BLK2、……、BLKn。存储块BLK1、BLK2、……、BLKn中的每个可以包括布置成多个行和列的多个存储单元。所述多个存储单元可以经由字线WL、至少一条公共源极线CSL、至少一条串选择线SSL和至少一条地选择线GSL电连接到行地址解码器3。此外，存储单元可以通过位线BL电连接到页缓冲器4和列地址解码器5。在一实施方式中，在存储单元当中，布置在同一行中的存储单元可以连接到相同的字线WL，布置在同一列中的存储单元可以连接到相同的位线BL。行地址解码器3可以共同连接到存储块BLK1、BLK2、……、BLKn，并可以向根据块选择信号选择的存储块BLK1、BLK2、……、BLKn的字线WL提供驱动信号。例如，行地址解码器3可以从外部源接收地址信息ADDR并解码所接收的地址信息ADDR，以向电连接到存储块BLK1、BLK2、……、BLKn的字线WL、公共源极线CSL、串选择线SSL和地选择线GSL中的至少一部分供应电压。页缓冲器4可以通过位线BL电连接到存储阵列MA。页缓冲器4可以连接到根据由列地址解码器5解码的地址选择的位线BL。页缓冲器4可以根据操作模式临时存储将被存储在存储单元中的数据，或者感测存储在存储单元中的数据。例如，页缓冲器4可以在编程操作模式中作为写驱动器电路操作，并在读操作模式中作为感测放大器电路操作。页缓冲器4可以从控制逻辑接收电力(例如电压或电流)，并可以将其提供给所选择的位线BL。列地址解码器5可以接收地址信息ADDR，并根据所接收的地址信息ADDR在页缓冲器4和外部装置(例如存储器控制器)之间提供数据传输路径。列地址解码器5可以解码所接收的地址信息ADDR以选择位线BL中的任一条。列地址解码器5可以共同地连接到存储块BLK1、BLK2、……、BLKn，并可以向根据块选择信号选择的存储块BLK1、BLK2、……、BLKn的位线BL提供数据信息。在一示范性实施方式中，地址信息ADDR可以以时分复用方式由行地址解码器3和列地址解码器5接收。控制电路6可以控制半导体器件1的整体操作。控制电路6可以接收控制信号和外部电压，并可以根据控制信号产生用于整体操作的各种信号和电压。控制电路6可以包括电压发生器，其利用外部电压产生内部操作所需的电压(例如编程电压、读取电压、擦除电压等)。控制电路6可以响应于控制信号控制读、写和/或擦除操作。图2是概念地示出根据示例实施方式的半导体器件的存储阵列的电路图。参照图1和图2，存储阵列MA可以包括公共源极线CSL、位线BL、以及布置在公共源极线CSL和位线BL之间的多个单元串CSTR。所述多个单元串CSTR可以并联连接到每条位线BL。所述多个单元串CSTR可以共同连接到公共源极线CSL。所述多个单元串CSTR中的每个可以包括可串联连接的下选择晶体管GST、存储单元MCT和上选择晶体管SST。在每个单元串CSTR中，存储单元MCT可以串联连接在下选择晶体管GST和上选择晶体管SST之间。每个存储单元MCT可以包括信息存储区域，其可以存储信息。上选择晶体管SST可以电连接到位线BL中的对应位线，下选择晶体管GST可以电连接到公共源极线CSL。上选择晶体管SST可以由串选择线SSL控制。存储单元MCT可以由多条字线WL控制。在一示例实施方式中，上选择晶体管SST可以提供为复数个。下选择晶体管GST可以由地选择线G本文档来自技高网...

【技术保护点】
1.一种制造半导体器件的方法，包括：/n形成穿过多个初始第一模层和多个初始第二模层的孔以分别形成在垂直于下部结构的垂直方向上交替堆叠在所述下部结构上的多个第一模层和多个第二模层；/n沿着所述孔的侧表面部分地蚀刻所述多个第一模层，以形成多个凹陷区域和多个凹陷的第一模层；/n在所述多个凹陷区域中形成多个第三模层以形成多个层间绝缘层，使得所述多个层间绝缘层中的每个包括所述多个第三模层中的对应的第三模层和所述多个凹陷的第一模层中的对应的凹陷的第一模层，该对应的第三模层和该对应的凹陷的第一模层在所述垂直方向上位于相同的水平；以及/n在所述孔中形成第一电介质层，所述第一电介质层覆盖彼此堆叠的所述多个第三模层和所述多个第二模层；以及/n在所述第一电介质层上形成多个信息存储图案。/n

【技术特征摘要】
20181029 KR 10-2018-01298001.一种制造半导体器件的方法，包括：
形成穿过多个初始第一模层和多个初始第二模层的孔以分别形成在垂直于下部结构的垂直方向上交替堆叠在所述下部结构上的多个第一模层和多个第二模层；
沿着所述孔的侧表面部分地蚀刻所述多个第一模层，以形成多个凹陷区域和多个凹陷的第一模层；
在所述多个凹陷区域中形成多个第三模层以形成多个层间绝缘层，使得所述多个层间绝缘层中的每个包括所述多个第三模层中的对应的第三模层和所述多个凹陷的第一模层中的对应的凹陷的第一模层，该对应的第三模层和该对应的凹陷的第一模层在所述垂直方向上位于相同的水平；以及
在所述孔中形成第一电介质层，所述第一电介质层覆盖彼此堆叠的所述多个第三模层和所述多个第二模层；以及
在所述第一电介质层上形成多个信息存储图案。


2.根据权利要求1所述的方法，
其中所述多个第三模层中的每个填充所述多个凹陷区域中的对应的凹陷区域，所述对应的凹陷区域设置在所述多个第二模层中的两个相邻的第二模层之间，并且所述多个第三模层中的每个延伸超过所述两个相邻的第二模层的侧表面到所述孔中。


3.根据权利要求2所述的方法，
其中所述多个第三模层中的每个在所述孔中具有圆化的拐角。


4.根据权利要求1所述的方法，
其中所述第一电介质层共形地形成在所述多个第三模层的侧表面和所述多个第二模层的侧表面上；以及
所述多个信息存储图案在所述垂直方向上彼此间隔开，并且所述多个信息存储图案中的每个在所述垂直方向上与所述多个第二模层中的对应的第二模层位于相同的水平。


5.根据权利要求1所述的方法，
其中形成所述多个第三模层包括：
在所述多个凹陷区域中形成多个牺牲图案；以及
氧化所述多个牺牲图案以形成所述多个第三模层，其中所述多个第三模层中的每个与所述多个凹陷的第一模层中的对应的凹陷的第一模层接触。


6.根据权利要求1所述的方法，
其中形成所述多个第三模层包括：
沿着所述孔的内侧表面形成牺牲层以填充所述多个凹陷区域；
蚀刻所述牺牲层以暴露所述多个第二模层的侧表面，从而形成保留在所述多个凹陷区域中的多个牺牲图案；以及
氧化所述多个牺牲图案以形成所述多个第三模层。


7.根据权利要求6所述的方法，
其中所述牺牲层由半导体材料形成。


8.根据权利要求1所述的方法，
其中所述多个第三模层中的每个的由所述孔暴露的侧表面具有圆化的形状。


9.根据权利要求1所述的方法，还包括：
在所述孔中依次形成在所述第一电介质层上的所述多个信息存储图案、覆盖所述第一电介质层和所述多个信息存储图案的第二电介质层以及在所述第二电介质层上的沟道半导体层，使得所述第二电介质层插设在所述第一电介质层与所述半导体沟道层之间以及在所述多个信息存储图案与所述半导体沟道层之间。


10.根据权利要求1所述的方法，还包括：
形成穿过所述多个层间绝缘层和所述多个第二模层的分隔沟槽；
去除由所述分隔沟槽暴露的所述多个第二模层以形成多个空隙空间；
在所述多个空隙空间中形成多个栅极图案；以及
在所述分隔沟槽中形成分隔结构。


11.一种制造半导体器件的方法，包括：
形成包括在垂直于下部结构的垂直方向上交替且重复地堆叠在所述下部结构上的多个初始第一模层和多个初始第二模层的堆叠结构；
形成穿过所述堆叠结构的孔以形成多个第一模层和多个第二模层，所述孔暴露所述多个第一模层的侧表面和所述多个第二模层的侧表面；
部分地蚀刻由所述孔暴露的所述多个第一模层，以形成多个凹陷区域和多个凹陷的第一模层；
在所述多个凹陷区域中形成多个第三模层以形成多个层间绝缘层，所述多个层间绝缘层中的每个包括所述多个凹陷的第一模层中的对应的凹陷的第一模层和所述多个第三模层中的对应的第三模层，该对应的凹陷的第一模层和该对应的第三模层在所述垂直方向上位于相同的水平，
其中所述多个第三模层中的每个插设在所述多个第二模层中的两个相邻的第二模层...

【专利技术属性】
技术研发人员：崔恩荣，金亨俊，池正根，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR