控制栅极带状布局以改进字线蚀刻工艺窗口制造技术

本申请的各种实施例涉及控制栅极布局，以改善字线的蚀刻工艺窗口。在一些实施例中，集成芯片包括存储器阵列、擦除栅极、字线和控制栅极。存储器阵列包括多个行和多个列中的多个单元。擦除栅极和字线沿着存储器阵列的行平行地伸长。控制栅极沿着行伸长，并且位于擦除栅极和字线之间并与擦除栅极和字线相邻。此外，控制栅极具有朝向擦除栅极和字线突出的焊盘区。由于焊盘区朝向擦除栅极和字线突出，所以焊盘区的宽度在控制栅极的字线侧和擦除栅极侧之间扩展。本发明专利技术的实施例涉及控制栅极带状布局以改进字线蚀刻工艺窗口。

Control grid strip layout to improve word line etching process window

【技术实现步骤摘要】
控制栅极带状布局以改进字线蚀刻工艺窗口
本专利技术的实施例涉及控制栅极带状布局以改进字线蚀刻工艺窗口。
技术介绍
许多现代电子器件包括闪存。闪存是一种电子非易失性计算机存储介质，可以电擦除和重新编程。为了存储信息，闪存包括通常由浮动栅极晶体管制成的可寻址的存储器单元阵列。常见类型的闪存单元包括堆叠栅极闪存单元和分裂栅极闪存单元(例如，第三代SUPERFLASH(ESF3)存储器单元)。与堆叠栅极闪存单元相比，分裂栅极闪存单元具有更低的功耗、更高的注入效率、更少的对短沟道效应的敏感性以及过擦除免疫性。
技术实现思路
本专利技术的实施例提供了一种集成芯片，包括：存储器阵列，包括多个行和多个列中的多个单元，其中，所述多个行包括第一行；擦除栅极和第一字线，沿着所述存储器阵列的所述第一行是伸长的；以及第一控制栅极，沿着所述第一行是伸长的，其中，所述第一控制栅极位于所述擦除栅极和所述第一字线之间并且与所述擦除栅极和所述第一字线相邻，并且其中，所述第一控制栅极具有朝向所述擦除栅极和所述第一字线突出的第一焊盘区。本专利技术的另一实施例提供了一种集成芯片，包括：第一控制栅极和第二控制栅极，其中，所述第一控制栅极和所述第二控制栅极平行地伸长并且分别具有第一焊盘区和第二焊盘区，其中，所述第一控制栅极具有从所述第一焊盘区到与所述第二焊盘区齐平的第一宽度，并且其中，所述第一控制栅极在所述第一焊盘区处具有大于所述第一宽度的第二宽度；以及擦除栅极，与所述第一控制栅极平行地伸长并且与所述第一控制栅极相邻，其中，所述擦除栅极具有在第一焊盘区处凹进并且与所述第一焊盘区共形的控制栅极侧。本专利技术的又一实施例提供了一种用于形成集成芯片的方法，所述方法包括：在衬底上形成第一控制栅极堆叠件和第二控制栅极堆叠件，其中，所述第一控制栅极堆叠件具有朝向所述第二控制栅极堆叠件突出的第一突起，并且还具有在与所述第一突起齐平的位置处远离所述第二控制栅极堆叠件突出的第二突起；在所述第一控制栅极堆叠件和所述第二控制栅极堆叠件上沉积栅极层；以及图案化所述栅极层以形成第一擦除栅极和第一字线，其中，所述第一擦除栅极和所述第一字线分别位于所述第一控制栅极堆叠件的相对侧上，并且其中，所述第一字线和所述第一擦除栅极分别与所述第一突起和所述第二突起共形。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1A和图1B示出了包括控制栅极的集成芯片的一些实施例的各种视图，其中焊盘区在控制栅极的字线侧和控制栅极的擦除栅极侧上突出。图2示出了图1A和图1B的集成芯片的一些实施例的顶部布局，其中示出了器件区。图3A至图3C示出了图2的集成芯片的一些替代实施例的顶部布局，其中焊盘区是变化的。图4A和图4B示出了图1A和图1B的集成芯片的一些替代实施例的截面图，其中隔离结构是变化的。图5A和图5B示出了包括存储器阵列的集成芯片的一些实施例的顶部布局，其中控制栅极具有在控制栅极的字线侧和控制栅极的擦除栅极侧上突出的焊盘区。图6示出了图5A和图5B的集成芯片的一些实施例的顶部布局，其中多条导线和多个通孔互连焊盘区。图7示出了带状单元处的图5A、图5B和图6的集成芯片的一些实施例的截面图。图8至图20示出了用于形成集成芯片的方法的一些实施例的一系列截面图，该集成芯片包括控制栅极，其中焊盘区在控制栅极的字线侧和控制栅极的擦除栅极侧上突出。图21示出了图8至图20的方法的一些实施例的框图。具体实施方式以下公开内容提供了许多用于实现本专利技术的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本专利技术。当然这些仅是实例而不旨在限制。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例任意地绘制。此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。存储器阵列可以例如包括：第一控制栅极和第二控制栅极；第一字线和第二字线；和源极/漏极区。第一和第二字线位于第一和第二控制栅极之间并且分别与第一和第二控制栅极相邻，并且源极/漏极区位于第一和第二字线之间并与第一和第二字线相邻。第一和第二控制栅极以及第一和第二字线沿着存储器阵列的各行是伸长的并跨越存储器阵列的多列。此外，第一和第二控制栅分别具有多个第一焊盘区和多个第二焊盘区。第一焊盘区从第一控制栅极的单侧突出穿过第一字线，并且第二焊盘区从第二控制栅极的单侧突出穿过第二字线。此外，第一焊盘区沿着第二焊盘区的行偏移。存储器阵列的挑战是第一和第二控制栅极之间的间距在第一和第二焊盘区处较小。进而，小间距在形成第一和第二字线时提出了挑战。在形成第一和第二字线的同时，形成导电层，导电层衬于第一和第二控制栅极之间的间距，并且在第一和第二控制栅极之间具有凹痕。此外，形成覆盖并衬于导电层的硬掩模层。利用第一和第二字线的布局图案化硬掩模层，并且在硬掩模层就位的情况下对导电层执行蚀刻。挑战是由于第一和第二控制栅极之间的小间距，凹痕在第一和第二焊盘区具有小的宽度。结果，硬掩模层在凹痕中合并，因此具有增加的厚度。增加的厚度防止布局被精确地转移到硬掩模层并因此转移到导电层，由此减小了蚀刻的工艺窗口(例如，弹性)并且降低了批量制造产量。例如，来自蚀刻的蚀刻残余物可以限定第一和第二字线之间的泄漏路径。作为另一个例子，第一和第二字线可以从顶部到底部形成有不均匀的宽度(例如，锥形宽度)。非均匀宽度可能偏移存储器阵列中的器件的操作参数并导致器件故障。本申请的各种实施例涉及控制栅极布局，以改善字线的蚀刻工艺窗口。在一些实施例中，集成芯片包括存储器阵列、擦除栅极、字线和控制栅极。存储器阵列包括多个行和多个列中的多个单元，并且多个行包括行。擦除栅极和字线沿着存储器阵列的行平行地伸长。控制栅极沿着行伸长，并且位于擦除栅极和字线之间并与之相邻。此外，控制栅极具有朝向擦除栅极和字线突出的焊盘区。因为焊盘区朝向擦除栅极和字线突出，所以焊盘区的宽度在控制栅极的擦除栅极侧和控制栅极的字线侧之间扩展。因为焊盘区的宽度在擦除栅极侧和字线侧之间扩展，所以控制栅极与字线侧上的相邻控制栅极之间的间距在焊盘区处可能较大。此外，可以在形成字线和其他字线时避本文档来自技高网...

【技术保护点】
1.一种集成芯片，包括：/n存储器阵列，包括多个行和多个列中的多个单元，其中，所述多个行包括第一行；/n擦除栅极和第一字线，沿着所述存储器阵列的所述第一行是伸长的；以及/n第一控制栅极，沿着所述第一行是伸长的，其中，所述第一控制栅极位于所述擦除栅极和所述第一字线之间并且与所述擦除栅极和所述第一字线相邻，并且其中，所述第一控制栅极具有朝向所述擦除栅极和所述第一字线突出的第一焊盘区。/n

【技术特征摘要】
20180926 US 62/736,593;20190116 US 16/248,8811.一种集成芯片，包括：
存储器阵列，包括多个行和多个列中的多个单元，其中，所述多个行包括第一行；
擦除栅极和第一字线，沿着所述存储器阵列的所述第一行是伸长的；以及
第一控制栅极，沿着所述第一行是伸长的，其中，所述第一控制栅极位于所述擦除栅极和所述第一字线之间并且与所述擦除栅极和所述第一字线相邻，并且其中，所述第一控制栅极具有朝向所述擦除栅极和所述第一字线突出的第一焊盘区。


2.根据权利要求1所述的集成芯片，其中，所述擦除栅极和所述第一字线与所述第一焊盘区共形。


3.根据权利要求1所述的集成芯片，其中，所述第一焊盘区朝向所述擦除栅极和所述第一字线突出相同的量。


4.根据权利要求1所述的集成芯片，还包括：
接触通孔，位于所述第一焊盘区上面并且接触所述第一焊盘区。


5.根据权利要求1所述的集成芯片，其中，所述第一控制栅极具有朝向所述擦除栅极和所述第一字线突出的第二焊盘区。


6.根据权利要求5所述的集成芯片，其中，所述第一控制栅极的宽度从所述第一焊盘区到所述第二焊盘区是均匀的。


7.根据权利要求5所述的集成芯片，还包括：
金属线，在所述第一控制栅极上方升高并且与所述第一行平行伸长，其中，所述金属线部分地限定从所述第一焊盘区到所述第二焊盘区的导电路径。


8.根据权利要求1所述的集成芯片，...

【专利技术属性】
技术研发人员：许祐凌，李秉澄，施宏霖，刘珀玮，黄文铎，才永轩，林佳盛，杨世匡，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71