半导体器件制造技术

本发明专利技术提供一种半导体器件，其具备：包含多个分裂型存储器单元(250L)的第一存储器簇(1L)；包含多个分裂型存储器单元(250R)的第二存储器簇(1R)；与分裂型存储器单元(100L)的控制栅极(CG)连接的第一控制栅极线(CGL)；以及与分裂型存储器单元(100R)的控制栅极(CG)连接的第二控制栅极线(CGR)。半导体器件还具备与分裂型存储器单元(100L)的存储栅极(MG)连接的第一存储栅极线(MGL)、和与分裂型存储器单元(100R)的存储栅极(MG)连接的第二存储栅极线(MGR)。

semiconductor device

The present invention provides a semiconductor device, comprising: includes a plurality of split type memory unit (250L) of the first memory cluster (1L); includes a plurality of split type memory unit (250R) of the second storage cluster (1R); and the split type memory unit (100L) of the control gate (CG) first control gate line connection (CGL); and split type memory unit (100R) of the control gate (CG) second control gate line connection (CGR). The semiconductor device also has with the split type memory unit (100L) storage gate (MG) connected to the first storage gate line (MGL), and split type memory unit (100R) of the storage grid (MG) second storage gate line connection (MGR).

【技术实现步骤摘要】
【国外来华专利技术】技术区域本专利技术涉及半导体器件，例如涉及包含分裂栅极型的非易失性存储器的半导体器件。
技术介绍
以往以来已知有对与存储器单元连接的字线、控制栅极线、或驱动存储栅极线的驱动器的配置进行研究、或用于减少驱动器的个数的技术。例如，日本特开2009-246370号公报(专利文献1)的半导体器件具有驱动控制栅极线的第一驱动器和驱动存储栅极线的第二驱动器。第一驱动器以第一电压作为动作电源，第二驱动器以比第一电压高的电压作为动作电源。由此，夹设非挥发性存储器单元阵列地在一侧配置有第一驱动器且在另一侧配置有第二驱动器。能够将以高电压作为动作电源的驱动器和以相对低的电压作为动作电源动作的电路分离。日本特开平11-177071号公报(专利文献2)的存储器单元阵列在位线方向上被分成多个块，而且在各块字线方向上被进一步分成多个子块。由字线驱动电路来驱动的各字线通过形成于各子块的边界区域上的控制晶体管连接，且横跨多个子块连续地配设。由此，能够针对每个子块进行统一擦除。现有技术文献专利文献专利文献1：日本特开2009-246370号公报专利文献2：日本特开平11-177071号公报
技术实现思路
但是，在日本特开2009-246370号公报(专利文献1)所记载的装置中，在对非易失性存储器阵列的存储器单元写入数据的情况下，需要在存储器单元中流通电流，但因为受到消耗电流的限制，可一次写入的存储器单元的数量有限。因此，所选的存储栅极线上的存储器单元被分几次实施写入。此时，对所选的存储栅极线上的写入对象外的存储器单元带来被称为干扰的压力(stress)。其结果为，在写入对象外的存储器单元中进行误写入或误擦除。另外，日本特开平11-177071号公报(专利文献2)的记载的装置中，假定为NAND型存储器单元，因此，成为通过将字线浮置来避免干扰的结构，但在日本特开2009-246370号公报(专利文献1)那样的分裂栅极型的存储器单元中，无法使控制栅极线或存储栅极线成为浮置。而且，在日本特开2009-246370号公报(专利文献1)中，在从非易失性存储器阵列的存储器单元读出数据的情况下，若控制栅极线长，则无法高速读出。其他课题及新的特征可以根据本说明书的记述及附图明确。本专利技术的一实施方式的半导体器件具备被分割成多个的控制栅极线和被分割成多个的存储栅极线。专利技术效果根据本专利技术的一实施方式，能够高速读出，从而能够抑制在写入时的干扰。附图说明图1是表示第一实施方式的半导体器件的结构的图。图2是表示第二实施方式的半导体器件的结构的图。图3的(a)是表示在写入时赋予所选的存储器单元的电压的图，图3的(b)是表示在写入时赋予未选择的存储器单元的电压的图，图3的(c)是表示基于BTBT(Band-To-BandTunneling：带间隧穿)方式在擦除时赋予存储器单元的电压的图，图3的(d)是表示基于FN(FowlerNordheim)方式在擦除时赋予存储器单元的电压的图。图4表示MG驱动器的具体的结构。图5是表示赋予本专利技术实施方式的MG驱动器的正电源、负电源、及相对于输入电压的输出电压的图。图6是表示图5的输出电压的各值的相对的大小的图。图7是表示第二实施方式的半导体器件的详细结构的图。图8是表示在对1行上的存储器单元实施写入的情况下的写入时序的顺序的流程图。图9是表示第二实施方式的存储栅极线及栅极电压线的电压的转变、控制电压的转变的图。图10是表示第三实施方式的半导体器件的结构的图。图11是表示第三实施方式的半导体器件的详细结构的图。图12是表示第三实施方式的存储栅极线及栅极电压线的电压的转变、控制电压的转变的图。图13是表示第四实施方式的半导体器件的详细结构的图。图14是表示第四实施方式的存储栅极线及栅极电压线的电压的转变、控制电压的转变的图。图15是表示第五实施方式的半导体器件的详细结构的图。图16是表示第五实施方式的存储栅极线及栅极电压线的电压的转变、控制电压的转变的图。图17是表示第六实施方式的半导体器件的详细结构的图。图18是表示第六实施方式的存储栅极线及栅极电压线的电压的转变、控制电压的转变的图。图19是表示第七实施方式的半导体器件的结构的图。图20是表示第七实施方式的半导体器件的详细结构的图。图21是表示第七实施方式的存储栅极线及栅极电压线的电压的转变、控制电压的转变的图。图22是表示本专利技术实施方式的半导体器件的结构的框图。具体实施方式以下，使用附图说明本专利技术的实施方式。此外，在以下的说明中，只要没有特别限定，则晶体管为增强型的MOS(Metal-Oxide-Semiconductor：金属氧化物半导体)晶体管。第一实施方式图1是表示第一实施方式的半导体器件的结构的图。如图1所示，该半导体器件具备包含多个分裂型存储器单元250L的第一存储器簇(memorymat)1L、和包含多个分裂型存储器单元250R的第二存储器簇1R。该半导体器件还具备：与第一存储器簇1L的分裂型存储器单元100L的控制栅极CG连接的第一控制栅极线CGL、和与第二存储器簇1R的分裂型存储器单元100R的控制栅极CG连接的第二控制栅极线CGR。该半导体器件还具备：与第一存储器簇1L的分裂型存储器单元100L的存储栅极MG连接的第一存储栅极线MGL、和与第二存储器簇1R的分裂型存储器单元100R的存储栅极MG连接的第二存储栅极线MGR。根据本实施方式，由于控制栅极线被分成2条，所以负载减轻，能够高速上升(启动)。其结果为能够高速读出。而且，由于存储栅极线被分割成2条，因此可以抑制写入时的干扰。第二实施方式图2是表示第二实施方式的半导体器件的结构的图。参照图2，该半导体器件的存储器单元阵列在中央被分成两部分。该半导体器件具备：左簇存储器单元阵列1L、右簇存储器单元阵列1R、左簇存储器单元阵列1L用的CG驱动器(控制栅极驱动器)电路2L、右簇存储器单元阵列1R用的CG驱动器电路2R、高电压解码电路5、左簇存储器单元阵列1L用的读出放大器/写入控制电路6L。该半导体器件还具备：右簇存储器单元阵列1R用的读出放大器/写入控制电路6R、左簇存储器单元阵列1L用的MG驱动器(存储栅极驱动器)电路4L、右簇存储器单元阵列1R用的MG驱动器电路4R、低电压解码电路3、地址控制电路8、数据控制电路9、升压电路7。左簇存储器单元阵列1L具有配置成矩阵状的多个存储器单元100L。右簇存储器单元阵列1R具有配置成矩阵状的多个存储器单元100R。存储器单元100L及100R是分裂栅极型的非易失性存储器。在以下的说明中，有时左簇存储器单元阵列1L也简称为左存储器簇1L或左簇1L，有时右簇存储器单元阵列1R也简称为右存储器簇1R或右簇1R。存储器单元100L、100R具有在源极、漏极区域之间的沟道形成区域之上隔着栅极绝缘膜配置的控制栅极CG和存储栅极MG。在存储栅极MG和栅极绝缘膜之间配置有氮化硅等的电荷陷阱区域(SiN)。选择栅极侧的源极或漏极区域与位线连接，存储栅极侧的源极或漏极区域与源极线SL连接。存储器单元100L与位线BLL和源极线SL连接。另外，存储器单元100L的控制栅极CG与左簇存储器单元阵列1L用的控制栅极线CGL连接，存储器单元100L的存储栅极MG与左簇存储器单元阵列1L用的存储本文档来自技高网...

【技术保护点】
一种半导体器件，其具备：第一存储器簇及第二存储器簇，其包含多个分裂型存储器单元；第一控制栅极线，其与所述第一存储器簇内的所述分裂型存储器单元的控制栅极连接；第二控制栅极线，其与所述第二存储器簇内的所述分裂型存储器单元的控制栅极连接；第一存储栅极线，其与所述第一存储器簇内的所述分裂型存储器单元的存储栅极连接；以及第二存储栅极线，其与所述第二存储器簇内的所述分裂型存储器单元的存储栅极连接。

【技术特征摘要】
【国外来华专利技术】1.一种半导体器件，其具备：第一存储器簇及第二存储器簇，其包含多个分裂型存储器单元；第一控制栅极线，其与所述第一存储器簇内的所述分裂型存储器单元的控制栅极连接；第二控制栅极线，其与所述第二存储器簇内的所述分裂型存储器单元的控制栅极连接；第一存储栅极线，其与所述第一存储器簇内的所述分裂型存储器单元的存储栅极连接；以及第二存储栅极线，其与所述第二存储器簇内的所述分裂型存储器单元的存储栅极连接。2.根据权利要求1所述的半导体器件，其中，具备：第一控制栅极驱动器，其驱动所述第一控制栅极线；第二控制栅极驱动器，其驱动所述第二控制栅极线；以及至少1个存储栅极驱动器，其驱动所述第一存储栅极线及所述第二存储栅极线，所述第一控制栅极驱动器及所述第二控制栅极驱动器配置在所述第一存储器簇与所述第二存储器簇之间，所述至少1个存储栅极驱动器配置在包围所述第一存储器簇和所述第二存储器簇两者的区域的外侧。3.根据权利要求2所述的半导体器件，其中，驱动所述第一存储栅极线的第一存储栅极驱动器配置在所述区域的外侧的与所述第一存储器簇相邻的位置，驱动所述第二存储栅极线的第二存储栅极驱动器配置在所述区域的外侧的与所述第二存储器簇相邻的位置。4.根据权利要求3所述的半导体器件，其中，具备：第一解码器，其对于所述第一存储栅极驱动器及所述第二存储栅极驱动器，通过正侧电压线供给正侧电压，通过负侧电压线供给负侧电压，所述第一解码器与所述第一存储栅极驱动器相邻配置。5.根据权利要求2所述的半导体器件，其中，与所述第一存储栅极线连接且驱动所述第一存储栅极线及所述第二存储栅极线的1个存储栅极驱动器配置在所述区域的外侧的与所述第一存储器簇相邻的位置，具备用于将所述第一存储栅极线和所述第二存储栅极线连接或断开的开关电路。6.根据权利要求5所述的半导体器件，其中，具备：第一解码器，其对于所述1个存储栅极驱动器，通过正侧电压线供给正侧电压，通过负侧电压线供给负侧电压，所述第一解码器与所述1个存储栅极驱动器相邻配置。7.根据权利要求6所述的半导体器件，其中，具备：开关控制电路，其控制所述开关电路；以及写入控制电路，其执行向所述第一存储器簇及所述第二存储器簇的存储器单元的写入，在第一步骤中，所述开关控制电路使...

【专利技术属性】
技术研发人员：樫原洋次，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP