可编程可抹除的非易失性存储器制造技术

本发明专利技术公开一种可编程可抹除的非易失性存储器，包括：第一选择晶体管、第一浮动栅晶体管、第二选择晶体管与第二浮动栅晶体管。第一选择晶体管的选择栅极与第一源/漏端接收分别接收第一选择栅极电压与第一源极线电压。第一浮动栅晶体管的第一源/漏端与连接至第一选择晶体管的第二源/漏端，第一浮动栅晶体管的第二源/漏端接收第一位线电压。第二选择晶体管的选择栅极与第一源/漏端分别接收第二选择栅极电压与第二源极线电压。第二浮动栅晶体管的第一源/漏端连接至第二选择晶体管的第二源/漏端，第二浮动栅晶体管的第二源/漏端接收一第二位线电压。

Programmable erasable nonvolatile memory

【技术实现步骤摘要】
可编程可抹除的非易失性存储器
本专利技术涉及一种非易失性存储器(nonvolatilememory)，且特别涉及一种可编程可抹除的非易失性存储器。
技术介绍
请参照图1A至图1D，其所绘示为已知可编程可抹除的非易失性存储器，其公开于美国专利US8941167。其中，图1A为非易失性存储器的俯视图；图1B为非易失性存储器的第一方向(a1a2方向)剖面图；图1C为非易失性存储器的第二方向(b1b2方向)剖面图；以及，图1D为非易失性存储器的等效电路图。由图1A与图1B可知，已知非易失性存储器中包括二个串接的p型晶体管制作在一N型井区(NW)。在N型井区NW中包括三个p型掺杂区域31、32、33，在三个p型掺杂区域31、32、33之间的表面上方包括二个由多晶硅(polysilicon)所组成的栅极34、36。第一p型晶体管作为选择晶体管，其选择栅极34连接至一选择栅极电压(VSG)，p型掺杂区域31连接至源极线电压(VSL)。再者，p型掺杂区域32可视为第一p型晶体管的p型掺杂区域与第二p型晶体管的p型掺杂区域相互连接。第二p型晶体管作为浮动栅晶体管，其上方包括一浮动栅极36，其p型掺杂区域33连接至位线电压(VBL)。而N型井区(NW)连接至一N型井区电压(VNW)。由图1A与图1C可知，已知非易失性存储器中还包括一个n型晶体管，或者可说包括一浮动栅极36以及一个抹除栅区域(erasegateregion)35所组合而成的元件。n型晶体管制作在一P型井区(PW)。在P型井区(PW)中包括一个n型掺杂区域38。换句话说，抹除栅区域35包括P型井区(PW)以及n型掺杂区域38。如图1A所示，浮动栅极36向外延伸并相邻于抹除栅区域35。因此，浮动栅极36可视为n型晶体管的栅极，而n型掺杂区域38可视为n型源极掺杂区域与n型漏极掺杂区域相互连接。再者，n型掺杂区域38连接至抹除线电压(eraselinevoltage，VEL)。而P型井区(PW)连接至一P型井区电压(VPW)。再者，由图1C可知，抹除栅区域35与N型井区(NW)之间可以被隔离结构(isolatingstructure)39所区隔，此隔离结构39例如为浅沟槽隔离(shallowtrenchisolation，STI)。由图1D的等效电路可知，非易失性存储器包括一选择晶体管、一浮动栅晶体管与一n型晶体管。其中，选择晶体管与浮动栅晶体管皆为p型晶体管并制作在N型井区(NW)，且N型井区(NW)接收N型井区电压(VNW)。另外，n型晶体管制作在一P型井区(PW)，且P型井区(PW)接收P型井区电压(VPW)。选择晶体管的选择栅极端接收选择栅极电压(VSG)，选择晶体管的第一源/漏端接收源极线电压(VSL)。浮动栅晶体管的第一源/漏端连接至选择晶体管的第二源/漏端，浮动栅晶体管的第二源/漏端接收位线电压(VBL)。n型晶体管的栅极端与浮动栅晶体管的浮动栅极相互连接，n型晶体管的第一源/漏端与n型晶体管的第二源/漏端相互连接并接收抹除线电压(eraselinevoltage，VEL)。
技术实现思路
本专利技术的目的提出一种全新结构的可编程可抹除的非易失性存储器。本专利技术涉及一种可编程可抹除的非易失性存储器，包括：一第一选择晶体管，包括一选择栅极接收一第一选择栅极电压，一第一源/漏端接收一第一源极线电压以及一第二源/漏端；一第一浮动栅晶体管，包括一浮动栅极，一第一源/漏端连接至该第一选择晶体管的该第二源/漏端，以及一第二源/漏端接收一第一位线电压；一第二选择晶体管，包括一选择栅极接收一第二选择栅极电压，一第一源/漏端接收一第二源极线电压以及一第二源/漏端；一第二浮动栅晶体管，包括一浮动栅极，一第一源/漏端连接至该第二选择晶体管的该第二源/漏端，以及一第二源/漏端接收一第二位线电压；其中，该第一浮动栅晶体管的该浮动栅极与该第二浮动栅晶体管的该浮动栅极相互连接。本专利技术涉及一种可编程可抹除的非易失性存储器，包括：一第一型井区；一第一掺杂区域、一第二掺杂区域与一第三掺杂区域形成在该第一型井区的表面，其中该第一掺杂区域接收一第一源极线电压，该第三掺杂区域接收一第一位线电压；一第一选择栅极形成在该第一掺杂区域与该第二掺杂区域之间的表面上方，且该第一选择栅极接收一第一选择栅极电压；一第一浮动栅极形成在该第二掺杂区域与该第三掺杂区域之间的表面上方；一第二型井区；一第四掺杂区域、一第五掺杂区域与一第六掺杂区域形成在该第二型井区的表面，其中该第四掺杂区域接收一第二源极线电压，该第六掺杂区域接收一第二位线电压；一第二选择栅极形成在该第四掺杂区域与该第五掺杂区域之间的表面上方，且该第二选择栅极接收一第二选择栅极电压；一第二浮动栅极形成在该第五掺杂区域与该第六掺杂区域之间的表面上方，且该第二浮动栅极与第一浮动栅极相互接触。为了对本专利技术的上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下：附图说明图1A至图1D为已知可编程可抹除的非易失性存储器。图2A与图2B为本专利技术第一实施例的可编程可抹除的非易失性存储器。图3A至图3D为第一实施例非易失性存储器在负操作的偏压与运作示意图。图4为第一实施例非易失性存储器在正操作的偏压示意图。图5为本专利技术第二实施例的可编程可抹除的非易失性存储器。图6A与图6B为本专利技术第三实施例的可编程可抹除的非易失性存储器。图7A至第7D图为第三实施例非易失性存储器在负操作的偏压与运作示意图。图8为第三实施例非易失性存储器在正操作的偏压示意图。图9A与图9B为本专利技术第四实施例的可编程可抹除的非易失性存储器。图10A至第10D图为第四实施例非易失性存储器在正操作的偏压与运作示意图。【符号说明】20、50、60、90：非易失性存储器21、22、23、31、32、33：p型掺杂区域25、26、27、38：n型掺杂区域29、39：隔离结构34、36：栅极35：抹除栅区域51：耦合层具体实施方式请参照图2A与图2B，其所绘示为本专利技术第一实施例的可编程可抹除的非易失性存储器。其中，图2A为非易失性存储器的俯视图。第2B为第一实施例非易失性存储器的等效电路图。由图2A可知，非易失性存储器20中包括二个串接的p型晶体管制作在一N型井区(NW)以及二个串接的n型晶体管制作在一P型井区(PW)。其中，N型井区(NW)与P型井区(PW)之间由一隔离结构29所区隔，此隔离结构29可为例如为p型基板、n型基板或者深N型井区(DNW)。在N型井区NW中包括三个p型掺杂区域21、22、23。再者，在p型掺杂区域21、22之间的表面上方形成由多晶硅(polysilicon)所组成的栅极SG1；在p型掺杂区域22、23之间的表面上方形成由多晶硅所组成的栅极FG1。其中，第一p型晶体管作为第一选择晶体管，其选择栅极SG1连接至第一选择栅极电压(VSG1)，p本文档来自技高网...

【技术保护点】
1.一种可编程可抹除的非易失性存储器，包括：/n第一选择晶体管，包括：选择栅极接收第一选择栅极电压，第一源/漏端接收第一源极线电压以及第二源/漏端；/n第一浮动栅晶体管，包括：浮动栅极，第一源/漏端连接至该第一选择晶体管的该第二源/漏端，以及第二源/漏端接收第一位线电压；/n第二选择晶体管，包括：选择栅极接收第二选择栅极电压，第一源/漏端接收第二源极线电压以及第二源/漏端；/n第二浮动栅晶体管，包括：浮动栅极，第一源/漏端连接至该第二选择晶体管的该第二源/漏端，以及第二源/漏端接收第二位线电压；/n其中，该第一选择晶体管与该第一浮动栅晶体管制作在第一型井区；该第二选择晶体管与该第二浮动栅晶体管制作在第二型井区；且该第一浮动栅晶体管的该浮动栅极与该第二浮动栅晶体管的该浮动栅极相互连接。/n

【技术特征摘要】
20180627 US 62/690,894;20190221 US 16/281,1651.一种可编程可抹除的非易失性存储器，包括：
第一选择晶体管，包括：选择栅极接收第一选择栅极电压，第一源/漏端接收第一源极线电压以及第二源/漏端；
第一浮动栅晶体管，包括：浮动栅极，第一源/漏端连接至该第一选择晶体管的该第二源/漏端，以及第二源/漏端接收第一位线电压；
第二选择晶体管，包括：选择栅极接收第二选择栅极电压，第一源/漏端接收第二源极线电压以及第二源/漏端；
第二浮动栅晶体管，包括：浮动栅极，第一源/漏端连接至该第二选择晶体管的该第二源/漏端，以及第二源/漏端接收第二位线电压；
其中，该第一选择晶体管与该第一浮动栅晶体管制作在第一型井区；该第二选择晶体管与该第二浮动栅晶体管制作在第二型井区；且该第一浮动栅晶体管的该浮动栅极与该第二浮动栅晶体管的该浮动栅极相互连接。


2.如权利要求1所述的可编程可抹除的非易失性存储器，其中该第一选择晶体管与该第一浮动栅晶体管为n型晶体管，该第一型井区为P型井区接收P型井区电压；以及该第二选择晶体管与该第二浮动栅晶体管为p型晶体管，该第二型井区为N型井区接收N型井区电压。


3.如权利要求1所述的可编程可抹除的非易失性存储器，其中该第一选择晶体管与该第一浮动栅晶体管为p型晶体管，该第一型井区为N型井区接收N型井区电压；以及该第二选择晶体管与该第二浮动栅晶体管为n型晶体管，该第二型井区为P型井区接收P型井区电压。


4.如权利要求1所述的可编程可抹除的非易失性存储器，其中该第一浮动栅晶体管具有第一沟道长度；该第二浮动栅晶体管具有第二沟道长度；且该第一沟道长度小于该第二沟道长度。


5.如权利要求1所述的可编程可抹除的非易失性存储器，其中该第一浮动栅晶体管具有第一沟道宽度；该第二浮动栅晶体管具有第二沟道宽度；且该第一沟道宽度小于该第二沟道宽度。


6.如权利要求1所述的可编程可抹除的非易失性存储器，其中在编程动作时，多个电子由该第一浮动栅晶体管的沟道区域注入该第一浮动栅晶体管的该浮动栅极。


7.如权利要求1所述的可编程可抹除的非易失性存储器，其中在抹除动作时，多个电子由该第一浮动栅晶体管的该浮动栅极退出至该第一型井区。


8.如权利要求1所述的可编程可抹除的非易失性存储器，其中在读取动作时，该第二浮动栅晶体管产生读取电流。


9.如权利要求8所述的可编程可抹除的非易失性存储器，其中当该第二浮动栅晶体管的该浮动栅极存储多个电子时，该第二浮动栅晶体管产生第一读取电流；当该第二浮动栅晶体管的该浮动栅极未存储这些电子时，该第二浮动栅晶体管产生第二读取电流，且该第一读取电流异于该第二读取电流。


10.如权利要求1所述的可编程可抹除的非易失性存储器，其中该第一选择晶体管的该选择栅极与该第二选择晶体管的该选择栅极相互连接，且该第一选择栅极电压等于该第二选择栅极电压。


11.如权利要求1所述的可编程可抹除的非易失性存储器，还包括电容器，该电容器的第一端连接至该第一浮动栅晶体管的该浮动栅极；且该电容器的第二端接收特定电压。


12.如权利要...

【专利技术属性】
技术研发人员：许家荣，孙文堂，
申请(专利权)人：力旺电子股份有限公司，
类型：发明
国别省市：中国台湾;71