一种分栅快闪存储器的版图、掩膜版及版图制作方法技术

本发明专利技术提供一种分栅快闪存储器的版图、掩膜版及版图制作方法，所述分栅快闪存储器的版图包括一浮栅版图层，所述浮栅版图层的浮栅图形区四周形成有冗余图形区，采用该版图制得掩膜版，从而形成分栅快闪存储器时，形成的分栅快闪存储器的浮栅结构的四围还围绕着没有功能的冗余结构，该冗余结构在后续对存储器的源线进行研磨时，起到负载作用，可在一定程度上保护浮栅结构的边缘不会被过度研磨，从而可以避免字线高度过低。即，本发明专利技术提供的分栅快闪存储器的版图、掩膜版及版图制作方法解决了分栅快闪存储器编程串扰失效的问题。

The layout, mask and layout making method of a split gate flash memory

【技术实现步骤摘要】
一种分栅快闪存储器的版图、掩膜版及版图制作方法
本专利技术涉及半导体
，特别涉及一种分栅快快闪存储器的版图、掩膜版及版图制作方法。
技术介绍
一般而言，闪存(flashmemory)包括两种基本结构：栅极叠层(stackgate)和分栅(splitgate)式结构。请参考图1，现有的一种分栅式快闪存储器的存储单元结构包括：半导体衬底10、漏区(即位线bitline，BL)111、源区112、源线多晶硅层(即源线sourceline，SL)12、浮栅氧化层13、浮栅多晶硅层(floatinggate，FG)14、第一侧墙(FGspacer1，FGSP1)151、第二侧墙152(FGspacer2,FGSP1)、隧穿氧化层16(TunnelOxide)、字线多晶硅层(即字线wordline，WL)17以及字线侧墙18(WLSP)。在该分栅式闪存单元编程(program)时，字线作为控制栅(controlgate，CG)，在源线多晶硅层12上施加高电压、字线多晶硅层17施加可以打开沟道的电压以及通过漏区111上灌入恒电流，且源线多晶硅层12处于高电位，在所述高电位的作用下，一方面，沟道中会产生热电子，另一方面所述高电位会被耦合到浮栅多晶硅层14，所述浮栅多晶硅层14产生一个耦合电压，在所述耦合电压的作用下，电子由所述浮栅多晶硅层14靠近源区被注入到浮栅多晶硅层14，从而实现编程。由于分栅快闪存储器的特殊结构，其容易产生编程串扰失效(punchthroughdisturbbycolumn，PTC)的问题，PTC常见晶圆边缘，失效位处于闪存阵列边缘。这种失效常常是因为字线高度过低，导致后续的离子注入穿透字线进入沟道，使得字线晶体管产生穿通失效。
技术实现思路
本专利技术的目的在于提供一种分栅快闪存储器的版图、掩膜版及版图制作方法，以解决分栅快闪存储器编程串扰失效的问题。为解决上述技术问题，本专利技术提供一种分栅快闪存储器的版图，所述分栅快闪存储器的版图包括一浮栅版图层，所述浮栅版图层包括浮栅图形区和冗余图形区，所述冗余图形区围绕所述浮栅图形区设置，且与所述浮栅图形区保持设定距离。可选的，在所述的分栅快闪存储器的版图，所述设定距离的范围为1.5μm～2.5μm。可选的，在所述的分栅快闪存储器的版图，所述冗余图形区包括至少一冗余图形，所述冗余图形呈矩形框状。可选的，在所述的分栅快闪存储器的版图，当所述冗余图形的数量大于或等于2个时，所有所述冗余图形呈同心状分布。可选的，在所述的分栅快闪存储器的版图，所述分栅式快闪存储器的版图还包括一字线版图层，所述字线版图层位于所述浮栅版图层上方。本专利技术还提供一种分栅快闪存储器的掩膜版，所述分栅快闪存储器的掩膜版通过利用如上所述的分栅快闪存储器的版图制成。本专利技术还提供一种分栅快闪存储器版图的制作方法，包括：获取原始版图，所述原始版图包括一浮栅版图层，所述浮栅版图层包括一浮栅图形区；形成一冗余图形区，所述冗余图形区围绕所述浮栅图形区设置，且与所述浮栅图形区保持设定距离。可选的，在所述的分栅快闪存储器版图的制作方法中，所述设定距离的范围为1.5μm～2.5μm。可选的，在所述的分栅快闪存储器版图的制作方法中，所述冗余图形区包括至少一冗余图形，所述冗余图形呈矩形框状。可选的，在所述的分栅快闪存储器版图的制作方法中，当所述冗余图形的数量大于或等于2个时，所有所述冗余图形呈同心状分布。在本专利技术提供的分栅快闪存储器的版图、掩膜版及版图制作方法中，所述分栅快闪存储器的版图包括一浮栅版图层，所述浮栅版图层的浮栅图形区四周形成有冗余图形区，采用该版图制得掩膜版，从而形成分栅快闪存储器时，形成的分栅快闪存储器的浮栅结构的四围还围绕着没有功能的冗余结构，该冗余结构在后续对存储器的源线进行研磨时，可在一定程度上保护浮栅结构的边缘不会被过度研磨，从而可以避免字线高度过低。即，本专利技术提供的分栅快闪存储器的版图、掩膜版及版图制作方法解决了分栅快闪存储器编程串扰失效的问题。附图说明图1所示为现有的一种分栅式快闪存储器的存储单元结构示意图；图2所示为本实施例提供的一种示例性的分栅快闪存储器的版图；图3所示为本实施例提供的另一种示例性的分栅快闪存储器的版图；图4所示为本实施例提供的分栅快闪存储器版图的制作方法的流程图；其中，各附图标记说明如下：10-半导体衬底；111-漏区；112-源区；12-源线多晶硅层；13-浮栅氧化层；14-浮栅多晶硅层；151-第一侧墙；151-第二侧墙；16-隧穿氧化层；17-字线多晶硅层；18-字线侧墙。20-浮栅版图层；21-浮栅图形区；22-冗余图形区；201-浮栅图形；202-冗余图形；30-字线版图层。具体实施方式以下结合附图和具体实施例对本专利技术提出的分栅快闪存储器的版图、掩膜版及版图制作方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。现有分栅快闪存储器的形成方法一般包括以下步骤：(1)提供半导体衬底，在半导体衬底上形成浮栅结构及字线结构；(2)在相邻浮栅结构之间的沟槽及沟槽的外延部分形成源线多晶硅层；(3)对源线多晶硅层进行研磨处理。其中，所述浮栅结构和所述字线结构可采用本领域人员所熟知的任何相关工艺形成，在此不再赘述。在对源线多晶硅层进行研磨时，很容易因为负载效应，而使得浮栅结构的边缘被过度研磨，进而使得字线高度过低而导致产生编程串扰失效的问题。有鉴于此，请参考图2，本实施例提供一种分栅快闪存储器的版图，所述分栅快闪存储器的版图包括一浮栅版图层20，所述浮栅版图层20包括浮栅图形区21和冗余图形区22，所述冗余图形区22围绕所述浮栅图形区21设置，且与所述浮栅图形区21保持设定距离。在此基础上，本实施例还提供一种分栅快闪存储器的掩膜版，该掩膜版采用本实施例所提供的分栅快闪存储器的版图制成。采用本实施例的所述分栅快闪存储器的版图制成掩膜版，从而形成分栅快闪存储器时，形成的分栅快闪存储器的浮栅结构的四围还围绕着没有功能的冗余结构，该冗余结构在后续对存储器的源线进行研磨时，可在一定程度上保护浮栅结构的边缘不会被过度研磨，进而可以避免字线高度过低，改善分栅快闪存储器编程串扰失效。特别地，由于形成的所述冗余结构围绕形成的浮栅结构的四周，在面对负载效应时，与浮栅结构只在两侧面形成冗余结构相比，改善效果尤其明显。优选的，所述设定距离D的范围为1.5μm～2.5μm，例如可为1.5μm、2μm、2.5μm等。当采用该范围的距离时，改善效果最佳。以下对本实施例提供的所述分栅快闪存储器的掩膜版进行进一步描述。图2中，浮栅图形区21所示为一种示例性的浮栅图形201，但根据工艺需求，浮栅本文档来自技高网...

【技术保护点】
1.一种分栅快闪存储器的版图，其特征在于，所述分栅快闪存储器的版图包括一浮栅版图层，所述浮栅版图层包括浮栅图形区和冗余图形区，所述冗余图形区围绕所述浮栅图形区设置，且与所述浮栅图形区保持设定距离。/n

【技术特征摘要】
1.一种分栅快闪存储器的版图，其特征在于，所述分栅快闪存储器的版图包括一浮栅版图层，所述浮栅版图层包括浮栅图形区和冗余图形区，所述冗余图形区围绕所述浮栅图形区设置，且与所述浮栅图形区保持设定距离。


2.如权利要求1所述的分栅快闪存储器的版图，其特征在于，所述设定距离的范围为1.5μm～2.5μm。


3.如权利要求1所述的分栅快闪存储器的版图，其特征在于，所述冗余图形区包括至少一冗余图形，所述冗余图形呈矩形框状。


4.如权利要求3所述的分栅快闪存储器的版图，其特征在于，当所述冗余图形的数量大于或等于2个时，所有所述冗余图形呈同心状分布。


5.如权利要求1所述的分栅快闪存储器的版图，其特征在于，所述分栅式快闪存储器的版图还包括一字线版图层，所述字线版图层位于所述浮栅版图层上方。


6.一种分栅快闪...

【专利技术属性】
技术研发人员：陈宏，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31