半导体存储装置制造方法及图纸

实施方式提供容易高集成化的半导体存储装置。实施方式的半导体存储装置具备第1导电层、第1绝缘层、第1半导体层、第2半导体层、第1接触电极、第2接触电极。第1导电层在第1方向延伸。第1绝缘膜在第1方向延伸，在与第1方向交叉的第2方向与第1导电层并排。第1半导体层与第1导电层对向，在与第1方向及第2方向交叉的第3方向延伸。第2半导体层与第1导电层对向，在第3方向延伸，第2方向的位置与第1半导体层不同。第1接触电极连接于第1半导体层。第2接触电极连接于第2半导体层。在第1方向及第2方向延伸的第1截面中，第1半导体层的外周面由第1导电层遍及全周地包围，第2半导体层的外周面由第1导电层及第1绝缘层包围。

Semiconductor storage device

【技术实现步骤摘要】
半导体存储装置[相关申请案]本申请案享有以日本专利申请案2018-161679号(申请日：2018年8月30日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
本实施方式涉及一种半导体存储装置。
技术介绍
半导体存储装置的高集成化正在进展。
技术实现思路
实施方式提供一种容易高集成化的半导体存储装置。一实施方式的半导体存储装置具备第1导电层、第1绝缘层、第1半导体层、第2半导体层、第1接触电极、及第2接触电极。第1导电层在第1方向延伸。第1绝缘膜在第1方向延伸，且在与第1方向交叉的第2方向上与第1导电层并排。第1半导体层与第1导电层对向，且在与第1方向及第2方向交叉的第3方向延伸。第2半导体层与第1导电层对向，且在第3方向延伸，第2方向上的位置与第1半导体层不同。第1接触电极连接于第1半导体层。第2接触电极连接于第2半导体层。于在第1方向及第2方向延伸的第1截面中，第1半导体层的外周面由第1导电层遍及全周地包围，第2半导体层的外周面由第1导电层及第1绝缘层包围。附图说明图1是表示第1实施方式的半导体存储装置的示意性的构成的等效电路图。图2是半导体存储装置的示意性的俯视图。图3是存储单元阵列MA的示意性的立体图。图4是存储单元MC及漏极选择晶体管STD的示意性的立体图。图5是存储单元MC的示意性的剖视图。图6是漏极选择晶体管STD的示意性的剖视图。图7A是存储单元阵列MA的示意性的俯视图。图7B是图7A的一部分的放大图。图8是存储单元阵列MA的示意性的剖视图。图9是存储单元阵列MA的示意性的剖视图。图10～34是表示第1实施方式的半导体存储装置的制造方法的示意性的剖视图。图35是第1比较例的半导体存储装置的示意性的俯视图。图36是第2比较例的半导体存储装置的示意性的俯视图。图37是表示比较例的制造方法的示意性的剖视图。图38是表示该制造方法的示意性的剖视图。图39是其他实施方式的存储单元阵列的示意性的剖视图。具体实施方式其次，参照附图对实施方式的半导体存储装置详细地进行说明。此外，以下的实施方式只不过为一例，并非旨在表示限定本专利技术。另外，在本说明书中，将与基板的表面交叉的方向称为第1方向，将与第1方向交叉的方向称为第2方向，将与在第1方向及第2方向延伸的平面交叉的方向称为第3方向。另外，将相对于基板的表面平行的特定的方向称为X方向，将相对于基板的表面平行且与X方向垂直的方向称为Y方向，将相对于基板的表面垂直的方向称为Z方向。此外，在以下的说明中，对X方向、Y方向及Z方向分别与第3方向、第2方向及第1方向对应的情况进行例示。但是，第1方向、第2方向及第3方向并不限定于Z方向、Y方向及X方向。另外，在本说明书中，“上”或“下”等的表达是以基板为基准。例如，将沿着所述第1方向离开基板的方向称为上，将沿着第1方向接近基板的方向称为下。另外，在关于某构成言及下表面或下端的情况下，是指该构成的基板侧的面或端部，在言及上表面或上端的情况下，是指该构成的与基板相反侧的面或端部。另外，将与第2方向或第3方向交叉的面称为侧面。[第1实施方式][构成]图1是表示第1实施方式的半导体存储装置的示意性的构成的等效电路图。为了方便说明，在图1中将一部分的构成省略。本实施方式的半导体存储装置具备存储单元阵列MA、及对存储单元阵列MA进行控制的周边电路PC。存储单元阵列MA具备多个存储器区块MB。这些多个存储器区块MB分别具备多个子区块SB。这些多个子区块SB分别具备多个存储器单元MU。这些多个存储器单元MU的一端分别经由位线BL连接于周边电路PC。另外，这些多个存储器单元MU的另一端分别经由共通的下部配线SC及源极线SL连接于周边电路PC。存储器单元MU具备串联连接于位线BL及下部配线SC之间的漏极选择晶体管STD、存储器串MS、及源极选择晶体管STS。以下，有时将漏极选择晶体管STD、及源极选择晶体管STS仅称为选择晶体管(STD、STS)。存储器串MS具备串联连接的多个存储单元MC。存储单元MC为具备半导体膜、栅极绝缘膜、及栅极电极的电场效应型的晶体管。半导体膜作为通道区域而发挥功能。栅极绝缘膜具备能够存储数据的存储器部。该存储器部例如为氮化硅膜(SiN)或浮动栅极等电荷储存膜。在该情况下，存储单元MC的阈值电压根据电荷储存膜中的电荷量而变化。栅极电极连接于字线WL。字线WL与属于1个存储器串MS的多个存储单元MC对应地设置，且共通连接于1个存储器区块MB中的所有存储器串MS。选择晶体管(STD、STS)为具备半导体膜、栅极绝缘膜、及栅极电极的电场效应型的晶体管。半导体膜作为通道区域而发挥功能。漏极选择晶体管STD的栅极电极连接于漏极选择线SGD。漏极选择线SGD与子区块SB对应地设置，且共通连接于1个子区块SB中的所有漏极选择晶体管STD。源极选择晶体管STS的栅极电极连接于源极选择线SGS。源极选择线SGS共通连接于1个存储器区块MB中的所有源极选择晶体管STS。周边电路PC例如产生读出动作、写入动作、删除动作所需要的电压，并施加至位线BL、源极线SL、字线WL、及选择栅极线(SGD、SGS)。周边电路PC例如包含设置在与存储单元阵列MA相同的芯片上的多个晶体管及配线。图2是本实施方式的半导体存储装置的示意性的俯视图。为了方便说明，在图2中将一部分的构成省略。在本实施方式中，存储单元阵列MA及周边电路PC设置在基板S上。在图示的例中，在基板S上，2个存储单元阵列MA并排设置在X方向。存储单元阵列MA具备排列在Y方向的多个存储器区块MB。另外，这些多个存储器区块MB具备排列在Y方向的多个子区块SB。其次，参照图3～图6，对存储单元阵列MA等的示意性的构成进行说明。为了方便说明，在图3～图6中将一部分的构成省略。图3是表示由图2的A所示的部分的构成的示意性的立体图。在图3中，表示基板S及设置在基板S上的存储单元阵列MA。基板S例如为包括单晶硅(Si)等的半导体基板。基板S例如具备在半导体基板的上表面具有n型的杂质层，进而在该n型的杂质层中具有p型的杂质层的双重井结构。此外，设置在基板S的表面的层101既可以为绝缘层，也可以包含构成周边电路PC的一部分的晶体管。存储单元阵列MA具备在Z方向延伸的多个半导体层110、与半导体层110对向的多个导电层120、设置在半导体层110与导电层120之间的栅极绝缘膜130、设置在比多个导电层120更靠上方且与半导体层110对向的导电层140、设置在半导体层110与导电层140之间的栅极绝缘膜150、连接于半导体层110的下端的配线160、以及连接于半导体层110的上端的多条配线170。以下，存在将包含半导体层110、栅极绝缘膜130等的大致圆柱状的构成称为存储本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，具备：/n第1导电层，在第1方向延伸；/n第1绝缘层，在所述第1方向延伸，在与所述第1方向交叉的第2方向上与所述第1导电层并排；/n第1半导体层，与所述第1导电层对向，在与所述第1方向及所述第2方向交叉的第3方向延伸；/n第2半导体层，与所述第1导电层对向，在所述第3方向延伸，所述第2方向上的位置与所述第1半导体层不同；/n第1接触电极，连接于所述第1半导体层；以及/n第2接触电极，连接于所述第2半导体层；/n于在所述第1方向及所述第2方向延伸的第1截面中，/n所述第1半导体层的外周面由所述第1导电层遍及全周地包围，/n所述第2半导体层的外周面由所述第1导电层及所述第1绝缘层包围。/n

【技术特征摘要】
20180830 JP 2018-1616791.一种半导体存储装置，具备：
第1导电层，在第1方向延伸；
第1绝缘层，在所述第1方向延伸，在与所述第1方向交叉的第2方向上与所述第1导电层并排；
第1半导体层，与所述第1导电层对向，在与所述第1方向及所述第2方向交叉的第3方向延伸；
第2半导体层，与所述第1导电层对向，在所述第3方向延伸，所述第2方向上的位置与所述第1半导体层不同；
第1接触电极，连接于所述第1半导体层；以及
第2接触电极，连接于所述第2半导体层；
于在所述第1方向及所述第2方向延伸的第1截面中，
所述第1半导体层的外周面由所述第1导电层遍及全周地包围，
所述第2半导体层的外周面由所述第1导电层及所述第1绝缘层包围。


2.根据权利要求1所述的半导体存储装置，具备：
第2导电层，在所述第1方向延伸，在所述第2方向上与所述第1绝缘层并排；
第3半导体层，与所述第2导电层对向，在所述第3方向延伸，所述第2方向上的位置与所述第1半导体层及所述第2半导体层不同；以及
第3接触电极，连接于所述第3半导体层；
在所述第1截面中，
所述第2半导体层的外周面由所述第1导电层及所述第2导电层中的仅所述第1导电层以及所述第1绝缘层包围，
所述第3半导体层的外周面由所述第1导电层及所述第2导电层中的仅所述第2导电层以及所述第1绝缘层包围。


3.根据权利要求2所述的半导体存储装置，其中
在所述第1截面中，所述第1半导体层、所述第2半导体层及所述第3半导体层在与所述第1方向交叉的第4方向并排。


4.根据权利要求2所述的半导体存储装置，具备：
第1栅极绝缘膜，设置在所述第1导电层及所述第1半导体层之间，与所述第1导电层及所述第1半导体层的外周面相接；
第2栅极绝缘膜，设置在所述第1导电层及所述第2半导体层之间、以及所述第1绝缘层及所述第2半导体层之间，与所述第1绝缘层及所述第2半导体层的外周面相接；以及
第3栅极绝缘膜，设置在所述第2导电层及所述第3半导体层之间、以及所述第1绝缘层及所述第3半导体层之间，与所述第1绝缘层及所述第3半导体层的外周面相接。


5.根据权利要求2所述的半导体存储装置，其中
具备第3导电层，该第3导电层的所述第3方向的位置与所述第1导电层及所述第2导电层不同，与所述第1半导体层、所述第2半导体层及所述第3半导体层的外周面对向，
于在所述第1方向及所述第2方向延伸的第2截面中，所述第1半导体层、所述第2半导体层及所述第3半导体层的外周面由所述第3导电层遍及全周地包围。


6.根据权利要求1所述的半导体存储装置，其中
所述第1导电层具备与所述第1半导体层及所述第2半导体层对向的第1部分以及连接于接触电极的第2部分，
所述第2部分的所述第3方向的厚度小于所述第1部分的所述第3方向的厚度。


7.根据权利要求1所述的半导体存储装置，具备：
第1存储单元、与连接于该第1存储单元及所述第1接触电极的第1选择晶体管；以及
第2存储单元、与连接于该第2存储单元及所述第2接触电极的第2选择晶体管；
所述第1选择晶体管包含所述第1半导体层的一部分及所述第1导电层的一部分，
所述第2选择晶体管包含所述第2半导体层的一部分及所述第1导电层的一部分。


8.一种半导体存储装置，具备：
第1导电层，在第1方向延伸；
第2导电层，与所述第1方向交叉的第2方向的位置与所述第1导电层不同；
第1绝缘层，在所述第1方向延伸，在与所述第1方向及所述第2方向交叉的第3方向上与所述第2导电层并排；
第1半导体层，与所述第1导电层、所述第2导电层及所述第1绝缘层对向，在所述第2方向延伸；以及
第1接触电极，连接于所述第1半导体层；
于在所述第1方向及所述第3方向延伸的第1截面中，所述第1半导体层的外周面由所述第1导电层遍及全周地包围，
于在所述第1方向及所述第3方向延伸的第2截面中，所述第1半导体层的外周面由所述第2导电层及所述第1绝缘层包围。


9.根据权利要求8所述的半导体存储装置，具备：
第3导电层，在所述第1方向延伸，在所述第3方向上与所述第1绝缘层并排；
第2半导体层，与所述第1导电层、所述第3导电层及所述第1绝缘层对向，在所述第2方向延伸；以及
第2接触电极，连接于所述第2半导体层；
在所述第1截面中，所述第2半导体层的外周面由所述第1导电层遍及全周地包围，
在所述第2截面中，所述第2半导体层的外周面由所述第3导电层及所述第1绝缘层包围。

【专利技术属性】
技术研发人员：小林茂树，鬼头杰，内山泰宏，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本;JP