半导体元件及其制作方法技术

本发明专利技术公开一种半导体元件及其制作方法，其中制作半导体元件的方法包括，其主要先形成一金属间介电层于一基底上，形成一开口于金属间介电层内，进行一处理制作工艺将部分金属间介电层转换为一受损层于开口旁，形成一保护层于该受损层侧壁，形成一导电层于开口内，之后再去除受损层以形成一气孔于保护层旁。

Semiconductor components and their fabrication methods

【技术实现步骤摘要】
半导体元件及其制作方法
本专利技术涉及一种制作半导体元件的方法，尤其是涉及一种去除镶嵌于介电层中的一受损层(damagedlayer)的方法。
技术介绍
近年来，随着场效晶体管(fieldeffecttransistors,FETs)元件尺寸持续地缩小，现有平面式(planar)场效晶体管元件的发展已面临制作工艺上的极限。为了克服制作工艺限制，以非平面(non-planar)的场效晶体管元件，例如鳍状场效晶体管(finfieldeffecttransistor,FinFET)元件来取代平面晶体管元件已成为目前的主流发展趋势。由于鳍状场效晶体管元件的立体结构可增加栅极与鳍状结构的接触面积，因此，可进一步增加栅极对于载流子通道区域的控制，从而降低小尺寸元件面临的漏极引发能带降低(draininducedbarrierlowering,DIBL)效应，并可以抑制短通道效应(shortchanneleffect,SCE)。再者，由于鳍状场效晶体管元件在同样的栅极长度下会具有更宽的通道宽度，因而可获得加倍的漏极驱动电流。甚而，晶体管元件的临界电压(thresholdvoltage)也可通过调整栅极的功函数而加以调控。一般而言，半导体制作工艺在进入10纳米世代后接触插塞的接触面积会大幅降低，造成阻值的增加。除此之外，在制作接触插塞的过程中，特别是利用蚀刻形成接触洞时容易损伤周边的介电层而形成受损区域并影响元件的运作。因此如何在现今场效晶体管的架构下改良此问题即为现今一重要课题。
技术实现思路
本专利技术一实施例公开一种制作半导体元件的方法，其主要先形成一金属间介电层于一基底上，形成一开口于金属间介电层内，进行一处理制作工艺将部分金属间介电层转换为一受损层于开口旁，形成一保护层于该受损层侧壁，形成一导电层于开口内，之后再去除受损层以形成一气孔于保护层旁。本专利技术另一实施利公开一种半导体元件，其主要包含：一金属间介电层设于一基底上，一金属内连线设于金属间介电层内，一气孔设于金属内连线以及金属间介电层之间以及一保护层设于气孔以及金属内连线之间，其中金属内连线下表面低于气孔下表面。附图说明图1至图8为本专利技术一实施例制作半导体元件的方法示意图；图9为本专利技术一实施例的半导体元件的结构示意图。主要元件符号说明12基底14介电层16图案化导电层18停止层20缓冲层22金属间介电层24硬掩模26开口28处理制作工艺30受损层32保护层34金属内连线36金属层38气孔40紫外光固化制作工艺42高压缩蚀刻停止层具体实施方式请参照图1至图8，图1至图8为本专利技术一实施例制作半导体元件的方法示意图。如图1所示，首先提供一基底12，基底12上可包含例如金属氧化物半导体(metal-oxidesemiconductor,MOS)晶体管等主动元件(有源元件)以及/或其他被动元件(无源元件)。更具体而言，基底12上可包含平面型或非平面型(如鳍状结构晶体管)等MOS晶体管元件、层间介电层(interlayerdielectric,ILD)覆盖MOS晶体管元件以及接触插塞设于层间介电层内并电连接MOS晶体管元件，其中MOS晶体管可包含金属栅极、源极/漏极区域、间隙壁、外延层、接触洞蚀刻停止层等晶体管元件。由于平面型或非平面型晶体管元件等相关制作工艺均为本领域所熟知技术，在此不另加赘述。然后形成一介电层14于层间介电层(图未示)上，并于介电层14中形成多个图案化导电层16或导线电连接层间介电层内的接触插塞，其中图案化导电层16上表面较佳切齐介电层14上表面。在本实施例中，各图案化导电层16或导线较佳为一沟槽导体(trenchconductor)或接触洞导体(viaconductor)，其可更细部包含一阻障层与一金属层，其中阻障层可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalttungstenphosphide，CoWP)等所构成的群组，但不局限于此。接着形成一介电堆叠结构于基底12上，例如可依序形成一停止层18、一缓冲层20、一金属间介电层22以及一硬掩模24于介电层14上，其中停止层18较佳为一蚀刻停止层(etchstoplayer,ESL)，其可包含氮掺杂碳化物层(nitrogendopedcarbide,NDC)或氮碳化硅(siliconcarbonnitride,SiCN)，缓冲层20较佳包含四乙氧基硅烷(Tetraethylorthosilicate,TEOS)，硬掩模24则较佳由氧化硅所构成，但不局限于此。另外金属间介电层22较佳由低介电常数介电材料所构成，其可选自由含碳介电材料、含氮介电材料、含氢介电材料以及多孔介电结构所构成的群组，例如含碳二氧化硅、含氟二氧化硅、多孔二氧化硅或多孔含碳二氧化硅。接着进行一光刻及蚀刻制作工艺，例如先形成一图案化光致抗蚀剂(图未示)于硬掩模24上，然后利用图案化光致抗蚀剂为掩模进行一蚀刻制作工艺，去除部分硬掩模24、部分金属间介电层22、部分缓冲层20以及部分停止层18，以形成开口26暴露介电层14内的图案化导电层16表面。之后可进行一溶剂清洗(solventclean)步骤来去除开口表面的残余物，其中溶剂清洗步骤可包含一标准RCA清洗步骤，但不局限于此。随后如图2所示，再额外进行一处理制作工艺28将部分金属间介电层22转换为一受损层30于开口26旁。更具体而言，本实施例的处理制作工艺28较佳进行一湿式清洗制作工艺，利用例如过氧化氢(hydrogenperoxide,H2O2)等蚀刻剂在不伤害硬掩模24、缓冲层20以及停止层18的情况下来损伤或改变部分金属间介电层22的表面特性，由此将暴露于开口26的部分金属间介电层22转换为受损层30。如图3所示，然后沉积一保护层32于开口26内并同时覆盖硬掩模24上表面、硬掩模24侧壁、受损层30侧壁、缓冲层20侧壁、停止层18侧壁以及图案化导电层16表面。在本实施例中，保护层32较佳为一单层结构，其较佳包含氮化铝(aluminumnitride,AlN)，但不局限于此。接着如图4所示，进行一干蚀刻制作工艺，例如一各向异性蚀刻去除位于硬掩模24上表面的保护层32以及图案化导电层16表面的保护层32，使剩余的保护层32仍设于硬掩模24、受损层22、缓冲层20以及停止层18侧壁。如图5所示，然后进行一金属内连线制作工艺，以于开口26内形成金属内连线34分别连接并接触图案化导电层16。在本实施例中，形成金属内连线的方式可依序沉积一阻隔层(图未示)与一金属层36于图案化导电层16上、保护层32侧壁表面以及硬掩模24上表面并填满开口26，然后利用一平坦化制作工艺，例如一化学机械研磨(chemicalmechanicalpolishing,CMP)制作工艺去除部分金属层36、部分阻隔层、部分保护层32以及硬掩模24，以于开口26中形成金属内连线34并同时暴露出镶嵌于金属间介电层22中的受损层30，其中金属内连线34上表面较佳与受损层30、金属间介电层22以及保护层32上表面切齐。在本实施例中，阻隔层较佳选自由钛、钽、氮化钛、氮化钽以及氮化钨所构成的群组，金本文档来自技高网...

【技术保护点】
1.一种制作半导体元件的方法，其特征在于，包含：形成一金属间介电层于一基底上；形成一开口于该金属间介电层内；进行一处理制作工艺将部分该金属间介电层转换为一受损层于该开口旁；形成一保护层于该受损层侧壁；形成一金属层于该开口内；以及去除该受损层以形成一气孔于该保护层旁。

【技术特征摘要】
1.一种制作半导体元件的方法，其特征在于，包含：形成一金属间介电层于一基底上；形成一开口于该金属间介电层内；进行一处理制作工艺将部分该金属间介电层转换为一受损层于该开口旁；形成一保护层于该受损层侧壁；形成一金属层于该开口内；以及去除该受损层以形成一气孔于该保护层旁。2.如权利要求1所述的方法，另包含：形成一介电层于该基底上，其中该介电层内包含一图案化导电层；形成一停止层于该介电层上；形成一缓冲层于该停止层上；形成该金属间介电层于该缓冲层上；以及形成该开口于该缓冲层、该停止层以及该金属间介电层内并暴露出该图案化导电层。3.如权利要求2所述的方法，其中该图案化导电层上表面切齐该介电层上表面。4.如权利要求1所述的方法，另包含：形成该保护层于该受损层、该缓冲层以及该停止层侧壁；形成该金属层并填满该开口；以及进行一平坦化制作工艺去除部分该金属层以形成一金属内连线。5.如权利要求2所述的方法，另包含于形成该气孔之后形成一高压缩蚀刻停止层于该金属间介电层以及该金属层上。6.如权利要求5所述的方法，其中该气孔由该缓冲层、该保护层、该高压缩蚀刻停止层以及该金属间介电层所环绕。7.如权利要求5所述的方法，另包含于形成该气孔之后以及形成该高压缩蚀刻停止层之前进行一紫外光固化制作工艺。8.如权利要求1所述的方法，其中该...

【专利技术属性】
技术研发人员：许闵翔，柯元富，张志圣，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾,71