半导体器件的制造方法及半导体器件技术

本发明专利技术提供了半导体器件的制造方法，制造半导体器件的步骤包括：提供衬底，所述衬底上形成有介质层，所述介质层中形成有插塞，然后在所述介质层上形成互连线，最后形成保护膜层。本发明专利技术提供的保护膜层不仅减少了制造保护膜层所需的原料成本，而且可靠地保护了顶层互连线，从而避免了半导体器件发生刮伤的可能性，提高了产品良率。

Manufacturing Method of Semiconductor Devices and Semiconductor Devices

【技术实现步骤摘要】
半导体器件的制造方法及半导体器件
本专利技术涉及半导体
，特别涉及一种半导体器件的制造方法及半导体器件。
技术介绍
半导体工艺中，在半导体衬底上形成互连线后，一般需要在互连线上形成一保护膜层，所述保护膜层起到保护互连线的作用，可有效地避免半导体器件在后续的加工、封装等处理过程中受到损伤。但是目前半导体工艺中制造该保护膜层投入的原料成本及时间耗费巨大，此外，制造该保护膜层的工序比较繁杂，从而导致包括所述保护膜层的半导体器件的制造成本增大。
技术实现思路
本专利技术的目的在于提供一种半导体器件的制造方法及半导体器件，以解决制造半导体器件的保护膜层成本高的问题。为解决上述技术问题，本专利技术提供一种半导体器件的制造方法，步骤包括：提供衬底，所述衬底上形成有介质层，所述介质层中形成有插塞；在所述介质层上形成互连线，所述互连线与所述插塞电性连接；以及形成保护膜层，所述保护膜层覆盖所述互连线和所述介质层，所述保护膜层包括：依次堆叠的第一氧化硅层及氮化硅层。可选的，在所述半导体器件的制造方法中，所述保护膜层还包括：覆盖所述氮化硅层的第二氧化硅层。可选的，在所述半导体器件的制造方法中，采用化学气相沉积工艺形成所述第一氧化硅层。可选的，在所述半导体器件的制造方法中，所述第一氧化硅层的厚度介于之间。可选的，在所述半导体器件的制造方法中，采用化学气相沉积工艺沉积所述氮化硅层。可选的，在所述半导体器件的制造方法中，采用高密度等离子体增强化学气相沉积工艺沉积所述氮化硅层。可选的，在所述半导体器件的制造方法中，所述氮化硅层的厚度介于之间。可选的，在所述半导体器件的制造方法中，采用紫外光化学气相沉积工艺沉积所述氮化硅层。可选的，在所述半导体器件的制造方法中，所述氮化硅层的厚度介于之间。基于同一专利技术思想，本专利技术还提供一种半导体器件，包括：衬底，所述衬底上形成有介质层，所述介质层中形成有插塞；互连线，所述互连线位于所述介质层表面；以及，保护膜层，所述保护膜层覆盖所述互连线及所述介质层，所述保护膜层包括：依次堆叠的第一氧化硅层及氮化硅层。半导体工艺中，形成半导体器件的现有的保护膜层需要依次沉积两层氧化硅及一层氮化硅，即现有的保护膜层可简称OON膜层，制造OON型的保护膜层所需的原料成本和时间成本大，导致制造半导体器件的成本比较大。基于上述缺陷，本专利技术提供了一种半导体器件的制造方法，所述半导体器件的所述保护膜层包括：依次堆叠的第一氧化硅层及氮化硅层，本专利技术提供的所述保护膜层不仅可以减少制造保护膜层所需的原料成本，而且可以可靠地保护所述互连线，从而避免了半导体器件被刮伤的风险，提高了产品良率。附图说明图1-图4是本专利技术实施例的半导体器件的制造方法各步骤中的半导体结构示意图；图5是本专利技术实施例的另一种半导体器件示意图；其中，100-衬底，110-栅极结构，120-介质层，130-插塞，140-导电层，141-互连线，150-保护膜层，151-第一氧化硅层，152-氮化硅层，153-第二氧化硅层，200-沟槽。具体实施方式以下结合附图和具体实施例对本专利技术提出的半导体器件的制造方法及半导体器件作进一步详细说明。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。本专利技术提供一种半导体器件的制造方法，参考图1-图5，图1-图5是本专利技术实施例的半导体器件的制造方法各步骤中的半导体结构示意图。首先，如图1所示，提供衬底100，所述衬底100上形成有介质层120，所述介质层120中形成有插塞130。具体的，所述衬底100可以为硅衬底、硅锗衬底、锗衬底其中的一种，所述衬底100也可以是砷化镓、硅稼化合物等，所述衬底100还可以具有绝缘层上硅或硅上外延层结构；所述衬底100还可以是其它半导体材质。在本实施例中，利用等离子体增强化学气相沉积方式沉积所述介质层120。所述介质层120不仅能够将所述栅极结构与后续需要形成的导电层隔离开来，起到保护所述栅极结构的作用，而且起到防止形成插塞130时所述衬底100被误蚀刻的作用。进一步的，所述衬底100上还形成有栅极结构110，所述介质层120覆盖所述栅极结构110及所述衬底100。所述栅极结构110可以包括堆叠设置的栅介质层和栅电极以及包围所述栅电极的侧墙，所述栅电极的材料例如为多晶硅、金属或多晶硅和金属的化合物，所述栅介质层的材料例如为氧化硅或高K介质材料。本申请对所述衬底100上形成的任何膜层以及集成电路不做限定，所述衬底100上可以包括以本领域技术人员公知的工艺来形成的本领域技术人员公知的任意结构。进一步的，如图2所示，形成导电层140，所述导电层140覆盖所述插塞130及所述介质层120。具体的，通过溅射工艺形成所述导电层140，本申请对所述导电层140的形成工艺不作限定，可以是本领域技术人员公知的其他工艺。所述导电层140采用可以导电的材料，例如铝，铜或者钨。在本实施例中，所述导电层140的材质为铝，由金属铝制成的导电层电阻率低，可以有效降低后续形成的集成电路的电阻，同时也方便于后续的刻蚀以形成互连线。进一步的，如图3所示，在所述导电层140上旋涂一光刻胶层，对所述光刻胶层进行光刻以得到图形化的光刻胶层，此时，图形化的光刻胶层在所述导电层140上定义出互连线141的形状及位置，以图形化的光刻胶层为掩膜利用干法刻蚀工艺刻蚀所述导电层140至所述介质层120表面以形成沟槽200，并通入Cl2、BCl3及N2参与刻蚀，得到与所述插塞130电性连接的互连线141。所述互连线141与所述插塞130共同形成金属互连结构，其中，所述互连线141与所述插塞130电性连接，所述插塞用于半导体器件中不同层的互连线的电性连接，以及互连线与衬底中的源区或者漏区的电性连接。进一步的，如图4所示，形成保护膜层150，所述保护膜层150覆盖所述互连线141和所述介质层120，以及所述保护膜层150填充所述沟槽200。在本实施例中，所述保护膜层150位于半导体器件的最顶层，用于保护半导体器件顶层的互连线不受任何损伤，从图4可以看出，所述保护膜层包括：依次堆叠的第一氧化硅层151及氮化硅层152。所述第一氧化硅层151填充所述沟槽200且覆盖所述互连线141和所述介质层120，所述氮化硅层152覆盖所述第一氧化硅层151。优选的，采用化学气相沉积工艺形成所述第一氧化硅层151，所述第一氧化硅层151的厚度介于之间。在本实施例中，本专利技术可以采用化学气相沉积工艺沉积所述氮化硅层152，例如采用高密度等离子体增强化学气相沉积工艺或者采用紫外光化学气相沉积工艺。当采用高密度等离子体增强化学气相沉积工艺沉积所述氮化硅层152时，所述氮化硅层152的厚度通常选择介于之间；当采用紫外光化学气相沉积工艺沉积所述氮化硅层152时，所述氮化硅层152的厚度通常选择介于之间。和现有的OON型的保护膜层相比，由所述第一氧化硅层151和氮化硅层152构成的保护膜层，不仅减少了制造所述保护膜层150所需的原料成本，而且可靠地保护了所述互连线141，从而避免了半导本文档来自技高网...

【技术保护点】
1.一种半导体器件的制造方法，其特征在于，步骤包括：提供衬底，所述衬底上形成有介质层，所述介质层中形成有插塞；在所述介质层上形成互连线，所述互连线与所述插塞电性连接；以及形成保护膜层，所述保护膜层覆盖所述互连线和所述介质层，所述保护膜层包括：依次堆叠的第一氧化硅层及氮化硅层。

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，步骤包括：提供衬底，所述衬底上形成有介质层，所述介质层中形成有插塞；在所述介质层上形成互连线，所述互连线与所述插塞电性连接；以及形成保护膜层，所述保护膜层覆盖所述互连线和所述介质层，所述保护膜层包括：依次堆叠的第一氧化硅层及氮化硅层。2.根据权利要求2所述的半导体器件的制造方法，其特征在于，所述保护膜层还包括：覆盖所述氮化硅层的第二氧化硅层。3.根据权利要求1所述的半导体器件的制造方法，其特征在于，采用化学气相沉积工艺形成所述第一氧化硅层。4.根据权利要求3所述的半导体器件的制造方法，其特征在于，所述第一氧化硅层的厚度介于之间。5.根据权利要求1所述的半导体器件的制造方法，其特征在于，采用化学气相沉积...

【专利技术属性】
技术研发人员：邹永金，顾文斌，曹秀亮，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海,31