用于改善短路裕量的硬化插塞制造技术

在示例中，公开了一种集成电路，具有：具有电介质、第一导电互连和第二导电互连的第一层；具有第三导电互连的第二层；位于第一层和第二层之间以将第二导电互连电耦合到第三导电互连的导电过孔；以及垂直设置于第一层和第二层之间并被设置成防止过孔电短路到第一导电互连的抗蚀刻插塞。

Hardened Plug for Improving Short Circuit Margin

【技术实现步骤摘要】
【国外来华专利技术】用于改善短路裕量的硬化插塞
本公开总体涉及半导体处理领域，更具体而言，但并非排他地，涉及用于改善短路裕量的硬化插塞的系统和方法。
技术介绍
半导体和电介质材料具有击穿电压，常常以每单位长度伏特来表示。一旦超过了材料的击穿电压，它就表现得像导体一样而不是绝缘体。附图说明在阅读附图时，根据以下具体描述可以最好地理解本公开。需要强调的是，根据业内标准实践，各种特征未必按比例绘制，仅仅是出于例示的目的。在明确或暗示示出尺度的情况下，仅提供一个例示性的示例。在其他实施例中，为了论述清晰，可以任意增大或减小各种特征的尺度。图1是根据本说明书的一个或多个示例的半导体器件的剖面侧视图。图2-7是根据本说明书的一个或多个示例的半导体制造过程的各阶段的图示。图8是根据本说明书的一个或多个示例的半导体制造过程的流程图。图9是根据本说明书的一个或多个示例的半导体器件上的过孔放置的顶视图。图10是根据本说明书的一个或多个示例的半导体器件上的过孔放置的顶视图。图11是根据本说明书的一个或多个示例具有硬化插塞的半导体器件的剖面侧视图。图12是根据本说明书的一个或多个示例包括放置硬化插塞的的半导体制造过程中选定操作的流程图。图13a-d是根据本说明书的一个或多个示例，图12的过程的各阶段的图示。图14是根据本说明书的一个或多个示例的半导体器件实施例的剖面侧视图。图15是根据本说明书的一个或多个示例的半导体器件实施例的剖面侧视图。图16是根据本说明书的一个或多个示例的半导体器件实施例的剖面侧视图。图17a和17b是根据本说明书的一个或多个示例制造的晶圆的顶视图。图18是根据本说明书的一个或多个示例的半导体器件的剖面侧视图。图19是根据本说明书的一个或多个示例的集成电路的剖面侧视图。图20是根据本说明书的一个或多个示例的集成电路的框图。具体实施方式以下公开提供了很多不同实施例或示例，用于实施本公开的不同特征。下文描述部件和布置的具体示例以简化本公开。这些当然仅仅是示例而并非意在加以限制。此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复的目的在于简化和清晰，并非自身指明所述各实施例和/或配置之间的关系。不同的实施例可以具有不同的优点，没有任何实施例必须有特定的优点。本说明书公开了用于提供硬化抗蚀刻插塞以改善半导体器件中短路裕量的新型系统和方法。“摩尔定律”是Intel公司的共同创建人摩尔的发现。摩尔发现，集成电路(IC)中每单位正方形表面区域晶体管的数量每12到18个月会大致加倍。更多的晶体管意味着更多的处理能力、更高的时钟速度和更多用于诸如微处理器、存储器芯片和片上系统(SoC)的IC的特征。因为半导体制造市场高度竞争，半导体密度常常会转换成更高的利润率。因此，有利的是在半导体器件上密集地分布晶体管、互连和其他特征以提高芯片的价值。不过，随着摩尔定律向前推进，半导体制造商们面临着新的挑战，包括不仅由制造工艺而且由物理自身施加的限制。这些限制之一是给定电介质材料具有电介质击穿电压。为了极大规模集成(VLSI)的目的，其中可以在单个IC上放置数百万或数十亿个晶体管和互连，可以按照每纳米伏特来表示击穿电压。例如，如果一种材料的击穿电压大约为每纳米1V，那么在两个节点之间5V电势差的情况下，节点需要由至少5nm的电介质材料分隔以避免电介质击穿，击穿可能会导致短路。半导体制造商的一个挑战是过孔的放置，换句话讲，是将IC的一层垂直连接到其下方一层的导电互连的放置。过孔的一个挑战是现实制造工艺具有不确定裕量。过孔的标称设计可以精确地在互连迹线的端点上方放置过孔，从而在该过孔和另一条迹线之间留下充分的空间，以确保在两个导电迹线之间不发生电击穿。但是考虑到现实制造的不确定性，过孔可能会稍微从其标称放置偏离。如果过孔稍微从互连向下偏离，那么在很多情况下，不会造成损害。但如果过孔向分隔2条迹线的电介质材料中偏离甚至1纳米或2纳米，则存在过孔突破设计的击穿裕量的风险，因此在过孔和相对迹线之间存在短路风险。在很多情况下，可以通过延长迹线进一步超过过孔的预期放置，然后在两条迹线之间提供足够的电介质厚度以确保不会发生短路，从而减轻这种危险。因此，过孔可以向一侧或另一侧偏离几个纳米而没有短路风险。然而，通过在互连末端上增加那些即纳米的额外迹线，失去了几纳米的电路密度。IC中数百万或数十亿迹线将那些几纳米加倍，IC的密度和伴随利润率都会有总体损耗。有利的是，本说明书提供了结构和方法以减轻IC中短路的风险，不会牺牲密度，或牺牲更少的密度。这包括在蚀刻过孔之前在两条迹线之间放置抗蚀刻插塞。抗蚀刻插塞可以由将不被蚀刻工艺去除的材料制成，因此在形成过孔时，即使过孔从其预期位置稍微偏离，硬化插塞也确保在电介质击穿区域中不沉积导电材料。某些实施例可能要求以高的高宽比沉积具有良好蚀刻特性的可填充材料。在下方图12中，框1206公开了牺牲硬掩模(HM)材料的构图。如果在这一操作中适当控制蚀刻轮廓，那么可以为硬化插塞使用原子层沉积(ALD)型膜(例如，Al2O3、ZrO2、HfO2或TiO2)。或者，可以考虑旋涂材料，例如SiC或金属氧化物。旋涂材料沉积是一种通过向晶圆上旋涂前体溶液并应用固化处理以将其转换成SiC的产生SiC(碳化硅)薄膜的方法。所得到的材料是具有不同蚀刻性质的低k电介质，能够进行新的构图方案，其中相对于诸如SiN(氮化硅)和SiO2(二氧化硅)的其他材料选择性地蚀刻SiC。在其他实施例中，可以使用金属氧化物。在设计期间也可以考虑旋涂SiC的固化条件。例如，在一个实施例中，可流动SiC能够在650C下在N2固化下呈现出蚀刻选择性，但收缩大约为44％，从而导致孔洞。因此，可以将快速热处理(RTP)与反应氧等离子体一起使用，获得大约14％的收缩，导致更少的孔洞和良好的蚀刻选择性。通常，设计者应当选择反应性物质来引入适当的化学性质。本说明书的实施例包括在沉积并构图牺牲掩模材料之后沉积硬化插塞材料。一旦去除了牺牲硬掩模材料，插塞会保留下来。金属迹线然后填充于凹陷中并根据已知方法被抛光。任选地，然后可以在迹线上方的凹陷中沉积一种或多种硬掩模材料。某些实施例还公开了在同一工艺和集成电路中使用两种不同的插塞材料。该描述使用短语“在一实施例中”或“在实施例中”，均可以指一个或多个相同或不同的实施例。此外，结合本公开的实施例使用的术语“包括”、“具有”等是同义的。本公开可以使用基于视角的描述，例如“上方”、“下方”、“顶部”、“底部”和“侧”；这样的描述用于方便论述，并非意在限制所公开实施例的应用。附图未必成比例绘制。在以下详细描述中，使用本领域技术人员常用的术语描述例示性实施方式的各方面以向本领域其他技术人员传达其工作的实质。例如，如本文所用，“高k电介质”是指介电常数高于氧化硅的材料。在另一个示例中，使用术语“互连”描述由导电材料形成以提供通往与IC相关联的一个或多个部件和/或各个此类部件之间的电连接的任何元件。通常，“互连”可以指沟槽(有时也称为“线”)和过孔两者。通常，使用术语“沟槽”描述由互连支撑层隔离的导电元件，互连支撑层通常包括提供于IC芯片平面之内的层间低k电介质。这样的沟槽通常堆叠成几个层级。另一方面，使用术语“过孔”描述互连不同层级的两个本文档来自技高网...

【技术保护点】
1.一种集成电路，包括：第一层，所述第一层具有电介质、第一导电互连和第二导电互连；第二层，所述第二层具有第三导电互连；导电过孔，所述导电过孔位于所述第一层和所述第二层之间以将所述第二导电互连电耦合到所述第三导电互连；以及抗蚀刻插塞，所述抗蚀刻插塞垂直设置于所述第一层和第二层之间并且被设置成防止所述过孔电短路到所述第一导电互连。

【技术特征摘要】
【国外来华专利技术】1.一种集成电路，包括：第一层，所述第一层具有电介质、第一导电互连和第二导电互连；第二层，所述第二层具有第三导电互连；导电过孔，所述导电过孔位于所述第一层和所述第二层之间以将所述第二导电互连电耦合到所述第三导电互连；以及抗蚀刻插塞，所述抗蚀刻插塞垂直设置于所述第一层和第二层之间并且被设置成防止所述过孔电短路到所述第一导电互连。2.根据权利要求1所述的集成电路，其中，短路到所述第一导电互连包括所述集成电路的操作电压超过设置于所述过孔和所述第一导电互连之间的电介质的电介质击穿电压。3.根据权利要求1所述的集成电路，其中，短路到所述第一导电互连包括在所述集成电路的设计寿命内超过电介质击穿电压。4.根据权利要求1所述的集成电路，还包括设置于所述电介质上方的第一硬掩模材料，并且还包括所述导电互连上方的阱。5.根据权利要求4所述的集成电路，其中，利用所述电介质填充所述阱。6.根据权利要求4所述的集成电路，其中，利用第一硬掩模材料填充所述第一导电互连上方的阱。7.根据权利要求6所述的集成电路，其中，利用第二硬掩模材料填充所述第二导电互连上方的阱。8.根据权利要求1-7中的任一项所述的集成电路，还包括第二抗蚀刻插塞，其中，所述第二抗蚀刻插塞与所述第一抗蚀刻插塞材料不同。9.根据权利要求1-7中的任一项所述的集成电路，其中，所述抗蚀刻插塞包括SiC。10.根据权利要求1-7中的任一项所述的集成电路，其中，所述抗蚀刻插塞包括金属氧化物。11.根据权利要求1-7中的任一项所述的集成电路，其中，所述抗蚀刻插塞包括旋涂材料。12.根据权利要求1-7中的任一项所述的集成电路，其中，所述抗蚀刻插塞包括原子层沉积膜。13.一种片上系统，包括：处理器；通信控制器；以及固态结构，所述固态结构包括：具有电介质、第一导电互连和第二导电互连的第一层；具有第三导电互连的第二层；位于所述第一层和所述...

【专利技术属性】
技术研发人员：K·L·林，T·迈赫迪，J·M·托雷斯，J·D·比勒费尔德，M·克雷萨克，J·M·布莱克韦尔，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US