自对准通孔制造技术

在示例中公开了一种集成电路，包括：具有电介质、第一导电互连件和第二导电互连件的第一层；具有第三导电互连件的第二层；在第一层和第二层之间用来将第二导电互连件电耦合到第三导电互连件的导电通孔；电介质插塞，其被垂直设置在第一层和第二层之间，并被设置成防止通孔与第一导电互连件电短路；以及覆盖电介质插塞的电介质盖。

Self-aligning through hole

【技术实现步骤摘要】
【国外来华专利技术】自对准通孔
本公开内容通常涉及半导体处理的领域，并且更具体地但非排他地涉及用于针对改善的短路裕度（shortingmargin）的硬化插塞（hardenedplug）的系统和方法。
技术介绍
半导体和电介质材料具有击穿电压，其通常以伏特每单位长度（voltsperunitlength）来表达。一旦对于材料而言超过击穿电压，则该材料就可以表现得像导体而不是绝缘体。附图说明当结合附图来阅读时，从以下的详细描述中最好地理解本公开内容。强调的是，根据工业中的标准实践，各种特征不一定按比例绘制，并且仅用于说明目的。在明确地或隐含地示出比例的情况下，提供仅一个说明性示例。在其他实施例中，为了讨论的清楚性，可以任意地增大或减小各种特征的尺寸。图1是根据本说明书的一个或多个示例的半导体器件的剖面侧视图图示。图2-7是根据本说明书的一个或多个示例的半导体制造工艺的各个阶段的图示。图8是根据本说明书的一个或多个示例的半导体制造工艺的流程图。图9是根据本说明书的一个或多个示例的半导体器件上的通孔放置的顶视图。图10是根据本说明书的一个或多个示例的半导体器件上的通孔放置的顶视图。图11是根据本说明书的一个或多个示例的具有硬化插塞的半导体器件的剖面侧视图和顶视图。图12a和12b是根据本说明书的一个或多个示例的制造自对准通孔的方法的流程图。图13和14是图示图12a和12b的操作的剖面侧视图。图15a和15b是图示本说明书的附加实施例的顶视图和侧视图。图16是图示根据本说明书的一个或多个示例的最终配置的顶视图和剖面侧视图。图17a和17b是根据本说明书的一个或多个示例的所制造的晶片的顶视图。图18是根据本说明书的一个或多个示例的半导体器件的剖面侧视图。图19是根据本说明书的一个或多个示例的集成电路的剖面侧视图。图20是根据本说明书的一个或多个示例的集成电路的框图。具体实施方式以下公开内容提供用于实现本公开内容的不同特征的许多不同实施例或示例。下面描述组件和布置的特定示例，以便简化本公开内容。当然，这些仅仅是示例，并且不旨在成为限制性的。此外，本公开内容可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且本身并不指示所讨论的各种实施例和/或配置之间的关系。不同的实施例可以具有不同的优点，并且不一定需要任何实施例有特定的优点。本说明书公开一种用于提供硬化抗蚀刻插塞用以改善半导体器件中的短路裕度的新颖系统和方法。“摩尔定律（Moore’sLaw）”是英特尔（）公司的共同创始人戈登摩尔的观察结果。摩尔观察到，集成电路（IC）中每平方单位表面面积的晶体管数目大约每12到18个月翻一番。更多的晶体管意味着更大的处理能力、更高的时钟速度、以及用于IC（诸如微处理器、存储芯片和片上系统（SoC））的更多特征。由于半导体制造市场竞争相当激烈，所以半导体密度通常转化为更高的盈利能力。因此，有利的是在半导体器件上密集地分布晶体管、互连件和其他特征，以增加芯片的价值。然而，随着摩尔定律向前前进，半导体制造商面临新的挑战，包括不仅由制造工艺而且由物理本身强加的限制。这些限制之一是给定的电介质材料具有电介质击穿电压。出于超大规模集成（VLSI）的目的，其中在超大规模集成的情况下数百万或数十亿的晶体管和互连件可以被放置在单个IC上，击穿电压可以以伏特每纳米来表达。例如，如果材料具有大约1V每纳米的击穿电压，则在两个节点之间的电位差为5V的情况下，节点需要通过至少5nm的电介质材料被分开，以避免电介质击穿，这可能导致短路。对于半导体制造商而言的一个挑战是通孔或者换句话说将IC的一层垂直地连接到其下面的层的导电互连件的放置。在通孔情况下的挑战之一是现实世界制造工艺的不确定性裕度是多少。通孔的标称设计可以将通孔精确地放置在互连迹线（interconnecttraceline）的端点上方，从而在该通孔和另一迹线之间留下足够的空间，以确保在两个导电迹线之间不发生电击穿。但考虑到现实世界制造不确定性，对于该通孔有可能略微偏离其标称放置。如果通孔在下面（down）稍微偏离互连件，则在许多情况下不造成伤害。但是，如果通孔偏离甚至1纳米或2纳米进入将2个迹线分开的电介质材料中，则存在通孔可能突破所设计的击穿裕度的危险，使得在通孔和相对的迹线之间存在短路风险。在许多情况下，通过将迹线延伸得更远超过通孔的预定放置并且然后在两个迹线之间提供足够的电介质厚度以确保不发生短路，可以减轻这种危险。因此，通孔可以在没有短路风险的情况下偏向一侧或另一侧几纳米。然而，通过在互连件的端部上添加那些几纳米的额外迹线而丧失几纳米的电路密度。用这几纳米乘以IC内的数百万或数十亿的迹线，存在IC的密度和伴随的盈利能力二者的总损失。有利地，本说明书提供用以减轻IC中的短路风险的结构和方法，其不牺牲密度或者牺牲较小密度。这包括在蚀刻通孔之前在两个迹线之间放置抗蚀刻插塞。抗蚀刻插塞可以由不会通过蚀刻工艺移除的材料制成，使得当形成通孔时，即使通孔蚀刻稍微离开其预定位置，硬化插塞也确保不在电介质击穿区中沉积导电金属。某些实施例可能要求具有良好蚀刻特性的可填充材料的高纵横比沉积。某些实施例包括牺牲硬掩模（HM）材料的图案化。如果在该操作中适当地控制蚀刻轮廓（profile），则可以将原子层沉积（ALD）型膜（诸如Al2O3、ZrO2、HfO2或TiO2）用于硬化插塞。备选地，可以考虑诸如SiC或金属氧化物的旋涂材料。旋涂材料沉积是通过将前体的溶液旋转涂覆到晶片上并施加固化处理以将其转化为SiC而生成SiC（碳化硅）薄膜的方法。结果得到的材料是具有不同蚀刻性质的低k电介质，其能够实现新的图案化方案，其中SiC被蚀刻成对诸如SiN（氮化硅）和SiO2（二氧化硅）的其他材料是选择性的。在其他实施例中，也可以使用金属氧化物。在设计期间还可以考虑旋涂SiC的固化条件。例如，在一个实施例中，可流动的SiC可以在N2固化下在650C下显示出蚀刻选择性，但收缩率为约44％，从而导致空隙。因此，快速热处理（RTP）可以与活性氧等离子体一起被使用，产生大约14％的收缩，并且导致较少的空隙化（voiding）和良好的蚀刻选择性。通常，设计者应该选择活性种类来引入合适的化学性质。本说明书的实施例包括在牺牲硬掩模材料的沉积和图案化之后沉积硬化插塞材料。一旦移除牺牲硬掩模材料，插塞保留下来。然后金属迹线可以填充在凹槽中并根据已知方法被抛光。可选地，然后可以将一种或多种硬掩模材料沉积在迹线上方的凹槽中。某些实施例还公开了在同一工艺和集成电路内使用两种不同的插塞材料。本说明书的其他实施例公开所述插塞上方的硬化“盖”。在使用硬的盖的情况下，插塞本身不需要被硬化来防蚀刻。相反地，硬化性质可以由盖来提供。盖可以以许多不同的方式生长或沉积。在一个实施例中，选择性生长材料被用于插塞，并且盖在插塞上方选择性地生长。在另一个实施例中，可以将酸敏材料沉积在插塞上方的层中。在烘烤（bake-on）工艺中，酸敏材料扩散到插塞中。将该层洗涤、抛光或蚀刻掉。然后在该层上沉积第二材料。第二材料具有当与酸敏材料一起扩散时变得抗蚀刻或抗冲洗的性质。然后可以使用旋转（spin）工艺或其他工艺来使酸敏材料扩散到第二材料中。该工艺可以是在有本文档来自技高网...

【技术保护点】
1.一种集成电路，包括：具有电介质、第一导电互连件和第二导电互连件的第一层；具有第三导电互连件的第二层；导电通孔，其在所述第一层和所述第二层之间用来将所述第二导电互连件电耦合到所述第三导电互连件；电介质插塞，其被垂直设置在所述第一层和第二层之间，并被设置成防止通孔与所述第一导电互连件电短路；以及覆盖所述电介质插塞的电介质盖。

【技术特征摘要】
【国外来华专利技术】1.一种集成电路，包括：具有电介质、第一导电互连件和第二导电互连件的第一层；具有第三导电互连件的第二层；导电通孔，其在所述第一层和所述第二层之间用来将所述第二导电互连件电耦合到所述第三导电互连件；电介质插塞，其被垂直设置在所述第一层和第二层之间，并被设置成防止通孔与所述第一导电互连件电短路；以及覆盖所述电介质插塞的电介质盖。2.根据权利要求1所述的集成电路，其中所述电介质盖是基本上圆顶的形状。3.根据权利要求1所述的集成电路，其中所述电介质盖包括选择性生长材料。4.根据权利要求1所述的集成电路，其中所述电介质盖包括利用添加剂扩散以产生洗涤或蚀刻选择性的基本材料。5.根据权利要求1所述的集成电路，其中所述电介质插塞是非抗蚀刻电介质材料。6.根据权利要求1所述的集成电路，其中与所述第一导电互连件的短路包括所述集成电路的工作电压超过设置在所述通孔与所述第一导电互连件之间的电介质的电介质击穿电压。7.根据权利要求1所述的集成电路，其中与所述第一导电互连的短路包括在所述集成电路的设计寿命期间超过电介质击穿电压。8.根据权利要求1所述的集成电路，进一步包括设置在所述电介质上方的第一硬掩模材料，并且进一步包括在导电互连件上方的阱。9.根据权利要求4所述的集成电路，其中所述阱被填充有所述电介质。10.根据权利要求4所述的集成电路，其中在所述第一导电互连件上方的阱被填充有第一硬掩模材料。11.根据权利要求6所述的集成电路，其中在所述第二导电互连件上方的阱被填充有第二硬掩模材料。12.根据权利要求1-11中的任一项所述的集成电路，其中所述电介质盖包括铪的氧化物。13.根据权利要求1-11中的任一项所述的集成电路，其中所述电介质盖包括金属氧化物。14.一种片上系统，包括：处理器；以及通信电路；进一步包...

【专利技术属性】
技术研发人员：JM布莱克维尔，KL林，RL布里斯托尔，R霍拉尼，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US