制造半导体结构的方法技术

提供了包括以下步骤的制造半导体结构的方法。在半导体衬底上形成掩模层。各向异性地蚀刻由掩模层露出的半导体衬底，直至在半导体衬底中形成腔体，其中，各向异性地蚀刻由掩模层露出的半导体衬底包括实施多个第一循环以及在实施第一循环之后实施多个第二循环，第一和第二循环中的每个循环分别包括实施钝化步骤以及在实施钝化步骤之后实施蚀刻步骤。在第一循环期间，蚀刻步骤与钝化步骤的第一持续时间比率是可变的并且逐步增加。在第二循环期间，蚀刻步骤与钝化步骤的第二持续时间比率是恒定的，并且第一持续时间比率小于第二持续时间比率。本发明专利技术实施例涉及制造半导体结构的方法。

Method of Manufacturing Semiconductor Structures

A method for fabricating semiconductor structures including the following steps is provided. A mask layer is formed on a semiconductor substrate. Anisotropic etching of a semiconductor substrate exposed by a mask layer until a cavity is formed in the semiconductor substrate, in which the anisotropic etching of a semiconductor substrate exposed by a mask layer includes the implementation of multiple first cycles and the implementation of multiple second cycles after the implementation of the first cycle. Each cycle in the first and second cycles includes the implementation of passivation steps and the implementation of passivation, respectively. After the steps, the etching steps are implemented. During the first cycle, the first duration ratio of the etching step to the passivation step is variable and increases gradually. During the second cycle, the second duration ratio of the etching step to the passivation step is constant, and the first duration ratio is less than the second duration ratio. The embodiment of the present invention relates to a method for manufacturing a semiconductor structure.

【技术实现步骤摘要】
制造半导体结构的方法
本专利技术实施例涉及制造半导体结构的方法。
技术介绍
为了在半导体衬底中制造具有高高宽比的开口、沟槽或腔体，通常使用Bosch工艺。当在半导体衬底中实施深蚀刻时，当前的Bosch工艺遭受差的蚀刻均匀性和差的蚀刻轮廓控制。
技术实现思路
根据本专利技术的一些实施例，提供了一种制造半导体结构的方法，包括：在半导体衬底上形成掩模层；以及各向异性地蚀刻由所述掩模层露出的所述半导体衬底，直至在所述半导体衬底中形成腔体，其中，各向异性地蚀刻由所述掩模层露出的所述半导体衬底包括实施多个第一循环以及在实施所述第一循环之后实施多个第二循环，所述第一循环和所述第二循环中的每个循环分别包括实施钝化步骤以及在实施所述钝化步骤之后实施蚀刻步骤，在所述第一循环期间，所述蚀刻步骤与所述钝化步骤的第一持续时间比率是可变的并且逐步增加，在所述第二循环期间，所述蚀刻步骤与所述钝化步骤的第二持续时间比率是恒定的，并且所述第一持续时间比率小于所述第二持续时间比率。根据本专利技术的另一些实施例，还提供了一种制造半导体结构的方法，包括：在半导体衬底上形成掩模层，所述掩模层包括第一图案和第二图案；各向异性地蚀刻由所述掩模层露出的所述半导体衬底，直至形成所述第一腔体和由所述第二图案覆盖的第一凸块；从所述第一凸块去除所述掩模层的第二图案；以及各向异性地蚀刻由所述掩模层的所述第一图案露出的所述半导体衬底，直至所述第一腔体加深为形成第二腔体并且在所述第二腔体中形成第二凸块，其中，各向异性地蚀刻由所述掩模层的所述第一图案露出的所述半导体衬底包括实施多个循环，每个所述循环分别包括实施钝化步骤以及在实施所述钝化步骤之后实施蚀刻步骤，在第一数量的多个循环期间，所述蚀刻步骤与所述钝化步骤的第一持续时间比率是可变的并且逐步增加，在第二数量的多个循环期间，所述蚀刻步骤与所述钝化步骤的第二持续时间比率是恒定的，并且所述第一持续时间比率小于所述第二持续时间比率。根据本专利技术的又一些实施例，一种制造MEMS器件的方法，包括：在半导体衬底上形成掩模层，所述掩模层包括第一图案和第二图案；各向异性地蚀刻由所述掩模层露出的所述半导体衬底，直至形成第一腔体和由所述第二图案覆盖的第一凸块；从所述第一凸块去除所述掩模层的第二图案；以及各向异性地蚀刻由所述掩模层的第一图案露出的所述半导体衬底，直至所述第一腔体加深为形成第二腔体并且在所述第二腔体中形成第二凸块，其中，各向异性地蚀刻由所述掩模层的第一图案露出的所述半导体衬底包括多个预涂覆循环、在所述预涂覆循环之后实施的多个第一蚀刻循环和在所述第一蚀刻循环之后实施的多个第二蚀刻循环，所述预涂覆循环、所述第一蚀刻循环和所述第二蚀刻循环中的每个循环分别包括钝化步骤和在所述钝化步骤之后实施的蚀刻步骤，在所述预涂覆循环期间，所述蚀刻步骤的持续时间是可变的并且逐步增加，并且所述钝化步骤的持续时间是可变的并且逐步减小，在所述第一蚀刻循环期间，所述蚀刻步骤的持续时间和所述钝化步骤的持续时间是恒定的，在所述第二蚀刻循环期间，所述蚀刻步骤的持续时间是可变的并且逐步增加，并且所述钝化步骤的持续时间是恒定的，其中，所述蚀刻步骤与所述钝化步骤的第二持续时间比率大于所述蚀刻步骤与所述钝化步骤的第一持续时间比率和所述蚀刻步骤与所述钝化步骤的第三持续时间比率。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1A至图1C示意性地示出了根据本专利技术的一些实施例的制造半导体结构的方法的截面图。图2是根据本专利技术的一些实施例的示意性地示出制造腔体的方法的流程图。图3A、图3B和图3C是根据本专利技术的一些实施例的分别示出第一循环、第二循环和第三循环的蚀刻步骤和钝化步骤的图。图4A至图4E示意性地示出了根据本专利技术的一些实施例的制造图1C的X部分中所示的腔体的方法的截面图。图5A至图5F示意性地示出了根据本专利技术的一些实施例的制造腔体衬底的方法的截面图。图6A至图6E示意性地示出了根据本专利技术的一些实施例的由图5E的所示的X部分制造第二腔体的方法的截面图。图7A至图7C示意性地示出了制造包括腔体衬底、MEMS衬底和控制电路的微电子机械系统(MEMS)器件的方法的截面图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。图1A至图1C示意性地示出了根据本专利技术的一些实施例的制造半导体结构的方法的截面图。参照图1A，提供半导体衬底100和位于半导体衬底100上的掩模材料层110。例如，半导体衬底100可以包括硅衬底或由其他半导体材料制成的衬底。在半导体衬底100上形成掩模材料层110之后，例如，实施光刻工艺，从而在掩模材料层110上形成图案化的光刻胶层PR1。图案化的光刻胶层PR1可以包括至少一个或多个开口以用于部分地暴露或露出掩模材料层110。在一些实施例中，掩模材料层110可以包括二氧化硅或相对于半导体衬底100的材料(例如硅)具有高蚀刻选择性的其他材料。参照图1A和图1B，通过利用图案化的光刻胶层PR1作为掩模，可以去除由图案化的光刻胶层PR1露出或未由图案化的光刻胶层PR1覆盖的掩模材料层110，直至暴露半导体衬底100，从而在半导体衬底100上形成具有预定图案的掩模层110a。在一些实施例中，可以通过蚀刻工艺图案化掩模材料层110。在形成掩模层110a之后，剥离图案化的光刻胶层PR1。参照图1C，实施多步各向异性蚀刻工艺以在半导体衬底100中形成腔体102。通过利用掩模层110a作为蚀刻掩模，各向异性地蚀刻由掩模层110a露出的半导体衬底100，直至形成具有预定深度D的腔体102。在一些实施例中，腔体102的深度D可以在从约15微米至约25微米的范围。然而，腔体102的深度D不受限制。结合图2、图3A至图3C以及图4A至图4E详细描述多步蚀刻工艺。图2是示意性地示出根据本专利技术的一些实施例的制造腔体的方法的流程图。图3A、图3B和图3C是分别示出根据本专利技术的一些实施例的第一循环、第二循环和第三循环的蚀刻步骤和钝化步骤的图。图4A至图4E示意性地根据本专利技术的一些实施例的示出制造图1C的X部分中所示的腔体102的方法的截面图。参照图2，上述多步本文档来自技高网...

【技术保护点】
1.一种制造半导体结构的方法，包括：在半导体衬底上形成掩模层；以及各向异性地蚀刻由所述掩模层露出的所述半导体衬底，直至在所述半导体衬底中形成腔体，其中，各向异性地蚀刻由所述掩模层露出的所述半导体衬底包括实施多个第一循环以及在实施所述第一循环之后实施多个第二循环，所述第一循环和所述第二循环中的每个循环分别包括实施钝化步骤以及在实施所述钝化步骤之后实施蚀刻步骤，在所述第一循环期间，所述蚀刻步骤与所述钝化步骤的第一持续时间比率是可变的并且逐步增加，在所述第二循环期间，所述蚀刻步骤与所述钝化步骤的第二持续时间比率是恒定的，并且所述第一持续时间比率小于所述第二持续时间比率。

【技术特征摘要】
2017.11.12 US 62/584,896;2018.10.30 US 16/175,7501.一种制造半导体结构的方法，包括：在半导体衬底上形成掩模层；以及各向异性地蚀刻由所述掩模层露出的所述半导体衬底，直至在所述半导体衬底中形成腔体，其中，各向异性地蚀刻由所述掩模层露出的所述半导体衬底包括实施多个第一循环以及在实施所述第一循环之后实施多个第二循环，所述第一循环和所述第二循环中的每个循环分别包括实施钝化步骤以及在实施所述钝化步骤之后实施蚀刻步骤，在所述第一循环期间，所述蚀刻步骤与所述钝化步骤的第一持续时间比率是可变的并且逐步增加，在所述第二循环期间，所述蚀刻步骤与所述钝化步骤的第二持续时间比率是恒定的，并且所述第一持续时间比率小于所述第二持续时间比率。2.根据权利要求1所述的方法，其中，所述第一持续时间比率非线性地逐步增加。3.根据权利要求1所述的方法，其中，所述第一持续时间比率从X1逐步增加至Y1，X1小于1，并且Y1大于1并且小于所述第二持续时间比率1.2。4.根据权利要求1所述的方法，其中，各向异性地蚀刻由所述掩模层露出的所述半导体衬底还包括在实施所述第二循环之后实施多个第三循环，所述第三循环中的每个循环分别包括实施钝化步骤以及在实施钝化步骤之后实施蚀刻步骤，在所述第三循环期间，所述蚀刻步骤与所述钝化步骤的第三持续时间比率是可变的并且逐步增加。5.根据权利要求4所述的方法，其中，所述第三持续时间比率线性地逐步增加。6.根据权利要求4所述的方法，其中，所述第三持续时间比率是可变的并且从X2逐步增加至Y2，并且X2和Y2大于1并且小于所述第二持续时间比率。7.根据权利要求4所述的方法，其中，当压板以第一频率操作时实施所述第一循环和所述第二循环，而当压板以低于所述第一频率的第二频率操作时实施所述第三循环。8.一种制造半导体结构的方法，包括：在半导体衬底上形成掩模层，所述掩模层包括第一图案和第二图案；各向异性地蚀刻由所述掩模层露出的所述半导体衬底，直至形成所述第一腔体和由所述第二图案覆盖的第一凸块；从所述第一凸块去除所述掩模层的第二图案；以及各向异性地蚀刻由所述掩模层的所述第一图案露出的所述...

【专利技术属性】
技术研发人员：孟庆豪，许志贤，陈智圣，李安基，黄琳清，江煜培，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71