半导体存储装置制造方法及图纸

半导体存储装置具备：多个存储单元，被配置为矩阵状；字线，对应于存储单元行而被设置；虚设字线，形成于与形成有字线的金属布线层相邻的金属布线层；字驱动电路，驱动字线；以及虚设字驱动电路，基于字线与虚设字线之间的线间电容而对字线进行升压。

【技术实现步骤摘要】
【国外来华专利技术】半导体存储装置
本专利技术涉及一种半导体存储装置，特别是涉及一种升压电路。
技术介绍
通常，为了产生超越所赋予的电源电压电平的升压电压而在半导体集成电路装置中的各种电路中使用升压电路。在专利文献1中提出有能够应用于动态随机存取存储器(以下，称作“DRAM”)、静态随机存取存储器(以下，称作“SRAM”)等半导体存储器的升压电路。现有技术文献专利文献专利文献1：日本特开平6-187788号公报
技术实现思路
专利技术所要解决的课题另一方面，在依据专利文献1的方式中，为了对字线进行升压而需要另外设置升压用的电容较大的电容元件，存在有需要对其布图花费功夫这样的课题。本专利技术就是为了解决上述这样的课题而作成的，其目的在于提供一种能够以简单的方式高效地对字线进行升压的半导体存储装置。用于解决课题的技术方案根据一实施例，半导体存储装置具备：多个存储单元，被配置为矩阵状；字线，对应于存储单元行而被设置；虚设字线，形成于与形成有字线的金属布线层相邻的金属布线层；字驱动电路，驱动字线；以及虚设字驱动电路，基于字线与虚设字线之间的线间电容而对字线进行升压。其它课题与新的特征在本说明书的描述以及附图中明确。专利技术效果根据一实施例，能够基于字线与虚设字线之间的线间电容而以简单的方式对字线进行升压。附图说明图1是基于实施方式1的半导体存储装置的外观结构图。图2是对基于实施方式1的存储器阵列MA以及周围电路的结构进行说明的图。图3是对基于实施方式1的存储器阵列MA的结构进行说明的图。图4是对基于实施方式1的周围电路的电路结构进行说明的图。图5是对将基于实施方式1的字线WL激活的时序图进行说明的图。图6是基于实施方式1来说明使用了平面晶体管时的存储器阵列MA的存储单元MC的布图结构(之一)的图。图7是对基于实施方式1的存储器阵列MA的存储单元MC的布图结构(之二)进行说明的图。图8是对基于实施方式1的鳍式FET的三维结构进行说明的图。图9是基于实施方式1来说明使用了鳍式FET时的存储器阵列MA的存储单元MC#的布图结构(之一)的图。图10是基于实施方式1来说明使用了鳍式FET时的存储器阵列MA的存储单元MC#的布图结构(之二)的图。图11是对基于实施方式1的存储单元MC以及MC#的剖视结构(X方向)进行说明的图。图12是对基于实施方式1的存储单元MC以及MC#的剖视结构(Y方向)进行说明的图。图13是对基于实施方式1的金属布线层的关系进行说明的概略图。图14是对基于实施方式1的变形例的布线(第二层～第四层)的存储单元MC#的布图结构进行说明的图。图15是对基于实施方式1的变形例2的布线(第二层～第四层)的存储单元MC#的布图结构进行说明的图。图16是对基于实施方式1的变形例3的布线(第二层～第四层)的存储单元MC#的布图结构进行说明的图。图17是对基于实施方式1的变形例4的周围电路的电路结构进行说明的图。图18是对基于实施方式2的周围电路的电路结构进行说明的图。图19是对将基于实施方式2的字线WL激活的时序图进行说明的图。图20是对基于实施方式3的周围电路的电路结构进行说明的图。图21是基于实施方式4的半导体装置CHIP的外观结构图。具体实施方式参照附图而详细地说明实施方式。此外，对图中相同部分或者相当的部分标记相同的附图标记，不重复其说明。(实施方式1)图1是基于实施方式1的半导体存储装置的外观结构图。如图1所示，半导体存储装置包括驱动器&解码器17、存储器阵列MA、控制部19以及I/O电路组2。此外，解码器是将地址解码器简化后的名称。控制部19控制半导体存储装置的各功能模块。具体地说，控制部19基于地址信号的输入而将行地址信号向驱动器&解码器17输出。另外，控制部19输出用于驱动I/O电路组2的各种信号。存储器阵列MA具有配置为矩阵状的多个存储单元。存储器阵列MA的存储单元被设为能够改写。在本例中，设有分别与存储单元行相对应地设置的多条字线WL和与多条字线WL并行地设置的多条虚设字线DWL。驱动器&解码器17对分别与存储器阵列MA的配置为矩阵状的存储单元的存储单元行相对应地设置的字线WL以及虚设字线DWL进行驱动。I/O电路组2由多个I/O电路构成，被设为进行向存储器阵列MA的数据读出或者数据写入的输入输出电路。图2是对基于实施方式1的存储器阵列MA以及周围电路的结构进行说明的图。如图2所示，在本例中，说明存储器阵列MA和对设于存储器阵列MA上的字线WL以及虚设字线DWL进行驱动的驱动器的结构。存储器阵列MA具有配置为矩阵状的多个存储单元MC。各存储单元MC是由后述的驱动晶体管、转送晶体管以及负载元件构成的静态型存储单元。在本例中，作为一个例子，示出有2行4列的存储单元MC。分别对应于存储器阵列MA的存储单元行而设有多条字线WL。另外，分别对应于存储器阵列MA的存储单元行而设有多条虚设字线DWL。作为驱动器&解码器17的结构，设有对应于字线WL而设置的字线驱动器WD、对应于虚设字线DWL而设置的虚设字线驱动器DWD以及地址解码器20。地址解码器20将对行地址信号进行解码所得的解码信号向字线驱动器WD输出。字线驱动器WD将依据基于行地址信号所得到的解码信号而选择的字线WL激活。控制部19将用于对字线WL进行升压的控制信号BST向虚设字线驱动器DWD输出。地址解码器20将对行地址信号进行解码所得的解码信号向虚设字线驱动器DWD输出。虚设字线驱动器DWD依据基于行地址信号所得到的解码信号和控制信号BST来驱动虚设字线DWL。分别对应于存储器阵列MA的存储单元列而设有多个位线对BL、/BL。在本例中，示出有4列存储单元列。设有与4列存储单元列相对应地设置的4个位线对。I/O电路组2包括选择4列中的1列的选择电路、感测放大器、写入驱动器、位线预充电电路等。图3是对基于实施方式1的存储器阵列MA的结构进行说明的图。在图3中示出有存储单元MC的结构。存储单元MC由两个转送晶体管AT0、AT1、驱动晶体管NT0、NT1以及负载晶体管PT0、PT1(负载元件)构成。转送晶体管AT0、AT1与对应的字线WL电连接。转送晶体管AT0、AT1按照在执行存储单元MC的数据读出或者数据写入时被激活的字线WL而进行导通。另外，虚设字线DWL与字线WL并行地配置。图4是对基于实施方式1的周围电路的电路结构进行说明的图。如图4所示，在此示出有字线驱动器WD、虚设字线驱动器DWD以及地址解码器20。地址解码器20包括NAND电路21和变频器22。NAND电路21接收行地址信号XU、XL、XG的输入，并将其NANDN逻辑计算结果作为解码信号WLN而输出。地址解码器20将经由变频器22的解码信号WLN的反转信号向虚设字线驱动器DWD以及字线驱动器WD输出。字线驱动器WD包括NAND电路35、变频器36、P沟道MOS晶体管37以及N沟道MOS晶体管38。P沟道MOS晶体管37以及N沟道MOS晶体管38被设于电源电压VDD与接地电压VSS之间，其连接节点与字线WL连接。P沟道MOS晶体管37的栅极接收NAND电路35的输出信号的输入。N沟道MOS晶体管38的栅极经由变频器22以及36而接收解码信号WLN的输入。NAND电路35接收经由变频器本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，具备：多个存储单元，被配置为矩阵状；字线，对应于存储单元行而被设置；虚设字线，形成于与形成有所述字线的金属布线层相邻的金属布线层；字驱动电路，驱动所述字线；以及虚设字驱动电路，基于所述字线与所述虚设字线之间的线间电容对所述字线进行升压。

【技术特征摘要】
【国外来华专利技术】2016.02.25 JP PCT/JP2016/0555631.一种半导体存储装置，具备：多个存储单元，被配置为矩阵状；字线，对应于存储单元行而被设置；虚设字线，形成于与形成有所述字线的金属布线层相邻的金属布线层；字驱动电路，驱动所述字线；以及虚设字驱动电路，基于所述字线与所述虚设字线之间的线间电容对所述字线进行升压。2.根据权利要求1所述的半导体存储装置，其中，所述虚设字驱动电路还包括设于所述字线与所述虚设字线之间的电容元件。3.根据权利要求1所述的半导体存储装置，其中，所述虚设字线被配置为与所述字线并行。4.根据权利要求1所述的半导体存储装置，其中，所述虚设字线与所述字线的长度不同。5.根据权利要求1所述的半导体存储装置，其中，所述虚设字线的至少一部分的宽度形成为比...

【专利技术属性】
技术研发人员：石井雄一郎，田中信二，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP